/*
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 *
 * @file     BAT32G157.h
 * @brief    CMSIS HeaderFile
 * @version  1.0
 * @date     12. October 2020
 * @note     Generated by SVDConv V3.3.18 on Monday, 12.10.2020 10:18:24
 *           from File 'Files/SVD/BAT32G157.svd',
 *           last modified on Monday, 12.10.2020 02:18:14
 */



/** @addtogroup Cmsemicon
  * @{
  */


/** @addtogroup BAT32G157
  * @{
  */


#ifndef BAT32G157_H
#define BAT32G157_H

#ifdef __cplusplus
extern "C" {
#endif


/** @addtogroup Configuration_of_CMSIS
  * @{
  */



/* =========================================================================================================================== */
/* ================                                Interrupt Number Definition                                ================ */
/* =========================================================================================================================== */

typedef enum {
/* =======================================  ARM Cortex-M0+ Specific Interrupt Numbers  ======================================= */
  Reset_IRQn                = -15,              /*!< -15  Reset Vector, invoked on Power up and warm reset                     */
  NonMaskableInt_IRQn       = -14,              /*!< -14  Non maskable Interrupt, cannot be stopped or preempted               */
  HardFault_IRQn            = -13,              /*!< -13  Hard Fault, all classes of Fault                                     */
  SVCall_IRQn               =  -5,              /*!< -5 System Service Call via SVC instruction                                */
  PendSV_IRQn               =  -2,              /*!< -2 Pendable request for system service                                    */
  SysTick_IRQn              =  -1,              /*!< -1 System Tick Timer                                                      */
/* =========================================  BAT32G157 Specific Interrupt Numbers  ========================================== */
  LVI_IRQn                  =   0,              /*!< 0  Low Voltage detection interrupt                                        */
  INTP0_IRQn                =   1,              /*!< 1  INTP0 External interrupt request                                       */
  INTP1_IRQn                =   2,              /*!< 2  INTP1 External interrupt request                                       */
  INTP2_IRQn                =   3,              /*!< 3  INTP2 External interrupt request                                       */
  INTP3_IRQn                =   4,              /*!< 4  INTP3 External interrupt request                                       */
  USBI_IRQn                 =   5,              /*!< 5  INTUSBI interrupt request                                              */
  USBR_IRQn                 =   6,              /*!< 6  INTUSBR interrupt request                                              */
  ST0_IRQn                  =   7,              /*!< 7  UART0 transmission transfer end or buffer empty                        */
  SPI00_IRQn                =   7,              /*!< 7  SSPI00 transmission transfer end or buffer empty                       */
  IIC00_IRQn                =   7,              /*!< 7  IIC00 transmission transfer end or buffer empty                       */
  SR0_IRQn                  =   8,              /*!< 8  UART0 rerception transfer                                              */
  SPI01_IRQn                =   8,              /*!< 8  SSPI01 rerception transfer                                              */
  IIC01_IRQn                =   8,              /*!< 8  IIC01 rerception transfer                                              */
  SRE0_IRQn                 =   9,              /*!< 9  UART0 rerception communication error occurrence                        */
  ST1_IRQn                  =  10,              /*!< 10 UART1 transmission transfer end or buffer empty                        */
  SPI10_IRQn                =  10,              /*!< 10 SSPI10 transmission transfer end or buffer empty                       */
  IIC10_IRQn                =  10,              /*!< 10 IIC10 transmission transfer end or buffer empty                       */
  SR1_IRQn                  =  11,              /*!< 11 UART1 rerception transfer                                              */
  SPI11_IRQn                =  11,              /*!< 11 SSPI11 rerception transfer                                              */
  IIC11_IRQn                =  11,              /*!< 11 IIC11 rerception transfer                                              */
  SRE1_IRQn                 =  12,              /*!< 12 UART1 rerception communication error occurrence                        */
  ST2_IRQn                  =  13,              /*!< 13 UART2 transmission transfer end or buffer empty                        */
  SPI20_IRQn                =  13,              /*!< 13 SSPI20 transmission transfer end or buffer empty                       */
  IIC20_IRQn                =  13,              /*!< 13 IIC20 transmission transfer end or buffer empty                       */
  SR2_IRQn                  =  14,              /*!< 14 UART2 rerception transfer                                              */
  SPI21_IRQn                =  14,              /*!< 14 SSPI21 rerception transfer                                              */
  IIC21_IRQn                =  14,              /*!< 14 IIC21 rerception transfer                                              */
  SRE2_IRQn                 =  15,              /*!< 15 UART2 rerception communication error occurrence                        */
  IICA0_IRQn                =  16,              /*!< 16 IICA0 interrupt request                                                */
  IICA1_IRQn                =  17,              /*!< 17 IICA1 interrupt request                                                */
  TM00_IRQn                 =  18,              /*!< 18 TM4 channel 0 interrupt request                                        */
  TM01_IRQn                 =  19,              /*!< 19 TM4 channel 1 interrupt request                                        */
  TM02_IRQn                 =  20,              /*!< 20 TM4 channel 2 interrupt request                                        */
  TM03_IRQn                 =  21,              /*!< 21 TM4 channel 3 interrupt request                                        */
  ADC_IRQn                  =  22,              /*!< 22 ADC interrupt request                                                  */
  RTC_IRQn                  =  23,              /*!< 23 Real-Time Clock interrupt request                                      */
  KEY_IRQn                  =  24,              /*!< 24 KEY return interrupt request                                           */
  CMP0_IRQn                 =  25,              /*!< 25 CMP0 interrupt request                                                 */
  CMP1_IRQn                 =  26,              /*!< 26 CMP1 interrupt request                                                 */
  TM10_IRQn                 =  27,              /*!< 27 TM8 channel 0 interrupt request                                        */
  TM11_IRQn                 =  28,              /*!< 28 TM8 channel 1 interrupt request                                        */
  TM12_IRQn                 =  29,              /*!< 29 TM8 channel 2 interrupt request                                        */
  TM13_IRQn                 =  30,              /*!< 30 TM8 channel 3 interrupt request                                        */
  FMC_IRQn                  =  31,              /*!< 31 Flash erase or write finish                                            */
  QSPI_IRQn                 =  32,              /*!< 32 QSPI interrupt                                                         */
  INTP4_IRQn                =  33,              /*!< 33 INTP4 External interrupt request                                       */
  INTP5_IRQn                =  34,              /*!< 34 INTP5 External interrupt request                                       */
  INTP6_IRQn                =  35,              /*!< 35 INTP6 External interrupt request                                       */
  INTP7_IRQn                =  36,              /*!< 36 INTP7 External interrupt request                                       */
  D0FIFO_IRQn               =  37,              /*!< 37 D0FIFO interrupt request                                               */
  D1FIFO_IRQn               =  38,              /*!< 38 D1FIFO interrupt request                                               */
  SPI0_IRQn                 =  41,              /*!< 41 SPI0 transfer end                                                      */
  SPI1_IRQn                 =  44,              /*!< 44 SPI1 transfer end                                                      */
  TM01H_IRQn                =  45,              /*!< 45 TM8 channel  1(higher 8 bit)  interrupt request                        */
  TM03H_IRQn                =  46,              /*!< 46 TM8 channel  3(higher 8 bit)  interrupt request                        */
  LCDB_IRQn                 =  47,              /*!< 47 LCDB interrupt request                                                 */
  DIV_IRQn                  =  48,              /*!< 48 DIV interrupt request                                                  */
  SSIDMART_IRQn             =  50,              /*!< 50 SSIDMART interrupt request                                             */
  SSIDMARX_IRQn             =  51,              /*!< 51 SSIDMARX interrupt request                                             */
  SSIDMATX_IRQn             =  52,              /*!< 52 SSIDMATX interrupt request                                             */
  SSIINTREQ_IRQn            =  53,              /*!< 53 SSIINTREQ interrupt request                                            */
  IT_IRQn                   =  55,              /*!< 55 15-bit interval timer interrupt request                                */
  TM14_IRQn                 =  59,              /*!< 59 TM8 channel 4 interrupt request                                        */
  TM15_IRQn                 =  60,              /*!< 60 TM8 channel 5 interrupt request                                        */
  TM16_IRQn                 =  61,              /*!< 61 TM8 channel 6 interrupt request                                        */
  TM17_IRQn                 =  62,              /*!< 62 TM8 channel 7 interrupt request                                        */
  SPIDMAREQ_IRQn            =  63,              /*!< 63 SPI DMA request interrupt request                                      */
} IRQn_Type;



/* =========================================================================================================================== */
/* ================                           Processor and Core Peripheral Section                           ================ */
/* =========================================================================================================================== */

/* ==========================  Configuration of the ARM Cortex-M0+ Processor and Core Peripherals  =========================== */
#define __CM0PLUS_REV                 0x0001U   /*!< CM0PLUS Core Revision                                                     */
#define __NVIC_PRIO_BITS               2        /*!< Number of Bits used for Priority Levels                                   */
#define __Vendor_SysTickConfig         0        /*!< Set to 1 if different SysTick Config is used                              */
#define __VTOR_PRESENT                 1        /*!< Set to 1 if CPU supports Vector Table Offset Register                     */


/** @} */ /* End of group Configuration_of_CMSIS */

#include "core_cm0plus.h"                       /*!< ARM Cortex-M0+ processor and core peripherals                             */
#include "system_BAT32G157.h"                   /*!< BAT32G157 System                                                          */

#ifndef __IM                                    /*!< Fallback for older CMSIS versions                                         */
  #define __IM   __I
#endif
#ifndef __OM                                    /*!< Fallback for older CMSIS versions                                         */
  #define __OM   __O
#endif
#ifndef __IOM                                   /*!< Fallback for older CMSIS versions                                         */
  #define __IOM  __IO
#endif


/* ========================================  Start of section using anonymous unions  ======================================== */
#if defined (__CC_ARM)
  #pragma push
  #pragma anon_unions
#elif defined (__ICCARM__)
  #pragma language=extended
#elif defined(__ARMCC_VERSION) && (__ARMCC_VERSION >= 6010050)
  #pragma clang diagnostic push
  #pragma clang diagnostic ignored "-Wc11-extensions"
  #pragma clang diagnostic ignored "-Wreserved-id-macro"
  #pragma clang diagnostic ignored "-Wgnu-anonymous-struct"
  #pragma clang diagnostic ignored "-Wnested-anon-types"
#elif defined (__GNUC__)
  /* anonymous unions are enabled by default */
#elif defined (__TMS470__)
  /* anonymous unions are enabled by default */
#elif defined (__TASKING__)
  #pragma warning 586
#elif defined (__CSMC__)
  /* anonymous unions are enabled by default */
#else
  #warning Not supported compiler type
#endif


/* =========================================================================================================================== */
/* ================                              Device Specific Cluster Section                              ================ */
/* =========================================================================================================================== */


/** @addtogroup Device_Peripheral_clusters
  * @{
  */


/**
  * @brief DMAVEC_CTRL [CTRL] (DMA control data area)
  */
typedef struct {
  __IOM uint16_t  DMACR;                        /*!< (@ 0x00000000) DMA Control register                                       */
  __IOM uint16_t  DMBLS;                        /*!< (@ 0x00000002) DMA Block Size register                                    */
  __IOM uint16_t  DMACT;                        /*!< (@ 0x00000004) DMA Transfer Count register                                */
  __IOM uint16_t  DMRLD;                        /*!< (@ 0x00000006) DMA Transfer Count Reload register                         */
  __IOM uint32_t  DMSAR;                        /*!< (@ 0x00000008) DMA Source Address register                                */
  __IOM uint32_t  DMDAR;                        /*!< (@ 0x0000000C) DMA Destination Address register                           */
} DMAVEC_CTRL_Type;                             /*!< Size = 16 (0x10)                                                          */


/**
  * @brief INT_IF [IF] (Interrupt flag register)
  */
typedef struct {
  __IOM uint8_t   IFL;                          /*!< (@ 0x00000000) Interrupt flag register                                    */
  __IOM uint8_t   IFH;                          /*!< (@ 0x00000001) Interrupt flag register                                    */
  __IM  uint8_t   RESERVED[2];
} INT_IF_Type;                                  /*!< Size = 4 (0x4)                                                            */


/**
  * @brief INT_MK [MK] (Interrupt mask register)
  */
typedef struct {
  __IOM uint8_t   MKL;                          /*!< (@ 0x00000000) Interrupt mask register                                    */
  __IOM uint8_t   MKH;                          /*!< (@ 0x00000001) Interrupt mask register                                    */
  __IM  uint8_t   RESERVED[2];
} INT_MK_Type;                                  /*!< Size = 4 (0x4)                                                            */


/** @} */ /* End of group Device_Peripheral_clusters */


/* =========================================================================================================================== */
/* ================                            Device Specific Peripheral Section                             ================ */
/* =========================================================================================================================== */


/** @addtogroup Device_Peripheral_peripherals
  * @{
  */



/* =========================================================================================================================== */
/* ================                                            CGC                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Clock Generate Control (CGC)
  */

typedef struct {                                /*!< (@ 0x40020400) CGC Structure                                              */
  __IOM uint8_t   CMC;                          /*!< (@ 0x00000000) Clock operaton Mode Control Register                       */
  __IOM uint8_t   CSC;                          /*!< (@ 0x00000001) Clock operation Status Register                            */
  __IM  uint8_t   OSTC;                         /*!< (@ 0x00000002) Oscillation stabilization time counter status              */
  __IOM uint8_t   OSTS;                         /*!< (@ 0x00000003) Oscillation stabilization time select register             */
  __IOM uint8_t   CKC;                          /*!< (@ 0x00000004) System clock control register                              */
  __IM  uint8_t   RESERVED[2];
  __IOM uint8_t   SUBCKSEL;                     /*!< (@ 0x00000007) Subsystem Clock select register                            */
  __IM  uint8_t   RESERVED1[24];
  __IOM uint8_t   PER0;                         /*!< (@ 0x00000020) Peripheral enable register 0                               */
  __IM  uint8_t   RESERVED2[2];
  __IOM uint8_t   OSMC;                         /*!< (@ 0x00000023) Subsystem clock supply mode control register               */
  __IM  uint8_t   RESERVED3[1014];
  __IOM uint8_t   PER1;                         /*!< (@ 0x0000041A) Peripheral enable register 1                               */
  __IOM uint8_t   PER2;                         /*!< (@ 0x0000041B) Peripheral enable register 2                               */
  __IM  uint8_t   RESERVED4[996];
  __IOM uint8_t   MCKC;                         /*!< (@ 0x00000800) Main system clock control register                         */
  __IM  uint8_t   RESERVED5;
  __IOM uint8_t   PLLCR;                        /*!< (@ 0x00000802) System PLL clock control register                          */
  __IOM uint8_t   UPLLCR;                       /*!< (@ 0x00000803) USB-dedicated system PLL clock control register            */
  __IM  uint8_t   RESERVED6[4092];
  __IOM uint8_t   HIOTRM;                       /*!< (@ 0x00001800) High-speed on-chip oscillator trimming register            */
  __IM  uint8_t   RESERVED7[31];
  __IOM uint8_t   HOCODIV;                      /*!< (@ 0x00001820) High-speed on-chip oscillator frequency select
                                                                    register                                                   */
} CGC_Type;                                     /*!< Size = 6177 (0x1821)                                                      */



/* =========================================================================================================================== */
/* ================                                            RST                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Reset Function (RST)
  */

typedef struct {                                /*!< (@ 0x40020420) RST Structure                                              */
  __IM  uint8_t   RESERVED[32];
  __IM  uint8_t   RESF;                         /*!< (@ 0x00000020) Reset flag register                                        */
} RST_Type;                                     /*!< Size = 33 (0x21)                                                          */



/* =========================================================================================================================== */
/* ================                                            LVD                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Voltage detector (LVD)
  */

typedef struct {                                /*!< (@ 0x40020440) LVD Structure                                              */
  __IM  uint8_t   RESERVED;
  __IOM uint8_t   LVIM;                         /*!< (@ 0x00000001) Voltage detection register                                 */
  __IOM uint8_t   LVIS;                         /*!< (@ 0x00000002) Voltage detection level register                           */
} LVD_Type;                                     /*!< Size = 3 (0x3)                                                            */



/* =========================================================================================================================== */
/* ================                                           PORT                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Port functions (PORT)
  */

typedef struct {                                /*!< (@ 0x40040000) PORT Structure                                             */
  __IOM uint16_t  PA;                           /*!< (@ 0x00000000) Port register A                                            */
  __IOM uint16_t  PB;                           /*!< (@ 0x00000002) Port register B                                            */
  __IOM uint16_t  PC;                           /*!< (@ 0x00000004) Port register C                                            */
  __IOM uint16_t  PD;                           /*!< (@ 0x00000006) Port register D                                            */
  __IM  uint16_t  RESERVED[3];
  __IOM uint16_t  PH;                           /*!< (@ 0x0000000E) Port register H                                            */
  __IOM uint16_t  PMA;                          /*!< (@ 0x00000010) Port mode register A                                       */
  __IOM uint16_t  PMB;                          /*!< (@ 0x00000012) Port mode register B                                       */
  __IOM uint16_t  PMC;                          /*!< (@ 0x00000014) Port mode register C                                       */
  __IOM uint16_t  PMD;                          /*!< (@ 0x00000016) Port mode register D                                       */
  __IM  uint16_t  RESERVED1[3];
  __IOM uint16_t  PMH;                          /*!< (@ 0x0000001E) Port mode register H                                       */
  __IOM uint16_t  PUA;                          /*!< (@ 0x00000020) Pull-up resistor option register A                         */
  __IOM uint16_t  PUB;                          /*!< (@ 0x00000022) Pull-up resistor option register B                         */
  __IOM uint16_t  PUC;                          /*!< (@ 0x00000024) Pull-up resistor option register C                         */
  __IOM uint16_t  PUD;                          /*!< (@ 0x00000026) Pull-up resistor option register D                         */
  __IM  uint16_t  RESERVED2[3];
  __IOM uint16_t  PUH;                          /*!< (@ 0x0000002E) Pull-up resistor option register H                         */
  __IOM uint16_t  PDA;                          /*!< (@ 0x00000030) Pull-down resistor option register A                       */
  __IOM uint16_t  PDB;                          /*!< (@ 0x00000032) Pull-down resistor option register B                       */
  __IOM uint16_t  PDC;                          /*!< (@ 0x00000034) Pull-down resistor option register C                       */
  __IOM uint16_t  PDD;                          /*!< (@ 0x00000036) Pull-down resistor option register D                       */
  __IM  uint16_t  RESERVED3[4];
  __IOM uint16_t  POMA;                         /*!< (@ 0x00000040) Port output mode register A                                */
  __IOM uint16_t  POMB;                         /*!< (@ 0x00000042) Port output mode register B                                */
  __IOM uint16_t  POMC;                         /*!< (@ 0x00000044) Port output mode register C                                */
  __IOM uint16_t  POMD;                         /*!< (@ 0x00000046) Port output mode register D                                */
  __IM  uint16_t  RESERVED4[3];
  __IOM uint16_t  POMH;                         /*!< (@ 0x0000004E) Port output mode register H                                */
  __IOM uint16_t  PMCA;                         /*!< (@ 0x00000050) Port mode control register A                               */
  __IOM uint16_t  PMCB;                         /*!< (@ 0x00000052) Port mode control register B                               */
  __IOM uint16_t  PMCC;                         /*!< (@ 0x00000054) Port mode control register C                               */
  __IOM uint16_t  PMCD;                         /*!< (@ 0x00000056) Port mode control register D                               */
  __IM  uint16_t  RESERVED5[4];
  __IOM uint16_t  PSETA;                        /*!< (@ 0x00000060) Port set register A                                        */
  __IOM uint16_t  PSETB;                        /*!< (@ 0x00000062) Port set register B                                        */
  __IOM uint16_t  PSETC;                        /*!< (@ 0x00000064) Port set register C                                        */
  __IOM uint16_t  PSETD;                        /*!< (@ 0x00000066) Port set register D                                        */
  __IM  uint16_t  RESERVED6[3];
  __IOM uint16_t  PSETH;                        /*!< (@ 0x0000006E) Port set register H                                        */
  __IOM uint16_t  PCLRA;                        /*!< (@ 0x00000070) Port clear register A                                      */
  __IOM uint16_t  PCLRB;                        /*!< (@ 0x00000072) Port clear register B                                      */
  __IOM uint16_t  PCLRC;                        /*!< (@ 0x00000074) Port clear register C                                      */
  __IOM uint16_t  PCLRD;                        /*!< (@ 0x00000076) Port clear register D                                      */
  __IM  uint16_t  RESERVED7[3];
  __IOM uint16_t  PCLRH;                        /*!< (@ 0x0000007E) Port clear register H                                      */
  __IOM uint16_t  PREADA;                       /*!< (@ 0x00000080) Port read register A                                       */
  __IOM uint16_t  PREADB;                       /*!< (@ 0x00000082) Port read register B                                       */
  __IOM uint16_t  PREADC;                       /*!< (@ 0x00000084) Port read register C                                       */
  __IOM uint16_t  PREADD;                       /*!< (@ 0x00000086) Port read register D                                       */
  __IM  uint16_t  RESERVED8[3];
  __IOM uint16_t  PREADH;                       /*!< (@ 0x0000008E) Port read register H                                       */
  __IM  uint16_t  RESERVED9[502];
  __IM  uint8_t   RESERVED10;
  __IOM uint8_t   USBPMR;                       /*!< (@ 0x0000047D) USB port configuration register                            */
  __IOM uint8_t   USBPRCR;                      /*!< (@ 0x0000047E) USB port configuration protect register                    */
  __IM  uint8_t   RESERVED11;
  __IM  uint16_t  RESERVED12[576];
  __IOM uint8_t   PB00CFG;                      /*!< (@ 0x00000900) Alterate Output Function configuration register            */
  __IOM uint8_t   PH04CFG;                      /*!< (@ 0x00000901) Alterate Output Function configuration register            */
  __IOM uint8_t   PH03CFG;                      /*!< (@ 0x00000902) Alterate Output Function configuration register            */
  __IOM uint8_t   PH02CFG;                      /*!< (@ 0x00000903) Alterate Output Function configuration register            */
  __IOM uint8_t   PH01CFG;                      /*!< (@ 0x00000904) Alterate Output Function configuration register            */
  __IOM uint8_t   PC14CFG;                      /*!< (@ 0x00000905) Alterate Output Function configuration register            */
  __IOM uint8_t   PC15CFG;                      /*!< (@ 0x00000906) Alterate Output Function configuration register            */
  __IOM uint8_t   PC08CFG;                      /*!< (@ 0x00000907) Alterate Output Function configuration register            */
  __IOM uint8_t   PC09CFG;                      /*!< (@ 0x00000908) Alterate Output Function configuration register            */
  __IOM uint8_t   PC10CFG;                      /*!< (@ 0x00000909) Alterate Output Function configuration register            */
  __IOM uint8_t   PC11CFG;                      /*!< (@ 0x0000090A) Alterate Output Function configuration register            */
  __IOM uint8_t   PA00CFG;                      /*!< (@ 0x0000090B) Alterate Output Function configuration register            */
  __IOM uint8_t   PA01CFG;                      /*!< (@ 0x0000090C) Alterate Output Function configuration register            */
  __IOM uint8_t   PA02CFG;                      /*!< (@ 0x0000090D) Alterate Output Function configuration register            */
  __IOM uint8_t   PA03CFG;                      /*!< (@ 0x0000090E) Alterate Output Function configuration register            */
  __IOM uint8_t   PD07CFG;                      /*!< (@ 0x0000090F) Alterate Output Function configuration register            */
  __IOM uint8_t   PD08CFG;                      /*!< (@ 0x00000910) Alterate Output Function configuration register            */
  __IOM uint8_t   PD09CFG;                      /*!< (@ 0x00000911) Alterate Output Function configuration register            */
  __IOM uint8_t   PD10CFG;                      /*!< (@ 0x00000912) Alterate Output Function configuration register            */
  __IOM uint8_t   PD11CFG;                      /*!< (@ 0x00000913) Alterate Output Function configuration register            */
  __IM  uint16_t  RESERVED13[6];
  __IOM uint8_t   PC03CFG;                      /*!< (@ 0x00000920) Alterate Output Function configuration register            */
  __IOM uint8_t   PC04CFG;                      /*!< (@ 0x00000921) Alterate Output Function configuration register            */
  __IOM uint8_t   PC05CFG;                      /*!< (@ 0x00000922) Alterate Output Function configuration register            */
  __IOM uint8_t   PC06CFG;                      /*!< (@ 0x00000923) Alterate Output Function configuration register            */
  __IOM uint8_t   PC07CFG;                      /*!< (@ 0x00000924) Alterate Output Function configuration register            */
  __IOM uint8_t   PC12CFG;                      /*!< (@ 0x00000925) Alterate Output Function configuration register            */
  __IOM uint8_t   PC13CFG;                      /*!< (@ 0x00000926) Alterate Output Function configuration register            */
  __IOM uint8_t   PA04CFG;                      /*!< (@ 0x00000927) Alterate Output Function configuration register            */
  __IOM uint8_t   PA05CFG;                      /*!< (@ 0x00000928) Alterate Output Function configuration register            */
  __IOM uint8_t   PA06CFG;                      /*!< (@ 0x00000929) Alterate Output Function configuration register            */
  __IOM uint8_t   PA07CFG;                      /*!< (@ 0x0000092A) Alterate Output Function configuration register            */
  __IOM uint8_t   PA08CFG;                      /*!< (@ 0x0000092B) Alterate Output Function configuration register            */
  __IOM uint8_t   PA09CFG;                      /*!< (@ 0x0000092C) Alterate Output Function configuration register            */
  __IOM uint8_t   PA10CFG;                      /*!< (@ 0x0000092D) Alterate Output Function configuration register            */
  __IOM uint8_t   PD00CFG;                      /*!< (@ 0x0000092E) Alterate Output Function configuration register            */
  __IOM uint8_t   PD01CFG;                      /*!< (@ 0x0000092F) Alterate Output Function configuration register            */
  __IOM uint8_t   PD12CFG;                      /*!< (@ 0x00000930) Alterate Output Function configuration register            */
  __IOM uint8_t   PD13CFG;                      /*!< (@ 0x00000931) Alterate Output Function configuration register            */
  __IOM uint8_t   PD14CFG;                      /*!< (@ 0x00000932) Alterate Output Function configuration register            */
  __IOM uint8_t   PD15CFG;                      /*!< (@ 0x00000933) Alterate Output Function configuration register            */
  __IM  uint16_t  RESERVED14[6];
  __IOM uint8_t   PB01CFG;                      /*!< (@ 0x00000940) Alterate Output Function configuration register            */
  __IOM uint8_t   PB02CFG;                      /*!< (@ 0x00000941) Alterate Output Function configuration register            */
  __IOM uint8_t   PB03CFG;                      /*!< (@ 0x00000942) Alterate Output Function configuration register            */
  __IOM uint8_t   PB04CFG;                      /*!< (@ 0x00000943) Alterate Output Function configuration register            */
  __IOM uint8_t   PB05CFG;                      /*!< (@ 0x00000944) Alterate Output Function configuration register            */
  __IOM uint8_t   PB06CFG;                      /*!< (@ 0x00000945) Alterate Output Function configuration register            */
  __IOM uint8_t   PB07CFG;                      /*!< (@ 0x00000946) Alterate Output Function configuration register            */
  __IOM uint8_t   PB08CFG;                      /*!< (@ 0x00000947) Alterate Output Function configuration register            */
  __IOM uint8_t   PC00CFG;                      /*!< (@ 0x00000948) Alterate Output Function configuration register            */
  __IOM uint8_t   PC01CFG;                      /*!< (@ 0x00000949) Alterate Output Function configuration register            */
  __IOM uint8_t   PC02CFG;                      /*!< (@ 0x0000094A) Alterate Output Function configuration register            */
  __IOM uint8_t   PA11CFG;                      /*!< (@ 0x0000094B) Alterate Output Function configuration register            */
  __IOM uint8_t   PA12CFG;                      /*!< (@ 0x0000094C) Alterate Output Function configuration register            */
  __IOM uint8_t   PA13CFG;                      /*!< (@ 0x0000094D) Alterate Output Function configuration register            */
  __IOM uint8_t   PA14CFG;                      /*!< (@ 0x0000094E) Alterate Output Function configuration register            */
  __IOM uint8_t   PD02CFG;                      /*!< (@ 0x0000094F) Alterate Output Function configuration register            */
  __IOM uint8_t   PD03CFG;                      /*!< (@ 0x00000950) Alterate Output Function configuration register            */
  __IOM uint8_t   PD04CFG;                      /*!< (@ 0x00000951) Alterate Output Function configuration register            */
  __IOM uint8_t   PD05CFG;                      /*!< (@ 0x00000952) Alterate Output Function configuration register            */
  __IOM uint8_t   PD06CFG;                      /*!< (@ 0x00000953) Alterate Output Function configuration register            */
  __IM  uint16_t  RESERVED15[22];
  __IOM uint8_t   TI00PCFG;                     /*!< (@ 0x00000980) Alternate function pin configuration register              */
  __IOM uint8_t   TI01PCFG;                     /*!< (@ 0x00000981) Alternate function pin configuration register              */
  __IOM uint8_t   TI02PCFG;                     /*!< (@ 0x00000982) Alternate function pin configuration register              */
  __IOM uint8_t   TI03PCFG;                     /*!< (@ 0x00000983) Alternate function pin configuration register              */
  
  union {
    __IOM uint8_t RXD0PCFG;                     /*!< (@ 0x00000984) Alternate function pin configuration register              */
    __IOM uint8_t SDI00PCFG;                    /*!< (@ 0x00000984) SDI00PCFG                                                  */
  };
  __IOM uint8_t   SCLA0PCFG;                    /*!< (@ 0x00000985) Alternate function pin configuration register              */
  __IOM uint8_t   SDAA0PCFG;                    /*!< (@ 0x00000986) Alternate function pin configuration register              */
  __IM  uint8_t   RESERVED16;
  __IM  uint16_t  RESERVED17[12];
  __IOM uint8_t   TI10PCFG;                     /*!< (@ 0x000009A0) Alternate function pin configuration register              */
  __IOM uint8_t   TI11PCFG;                     /*!< (@ 0x000009A1) Alternate function pin configuration register              */
  __IOM uint8_t   TI12PCFG;                     /*!< (@ 0x000009A2) Alternate function pin configuration register              */
  __IOM uint8_t   TI13PCFG;                     /*!< (@ 0x000009A3) Alternate function pin configuration register              */
  
  union {
    __IOM uint8_t RXD1PCFG;                     /*!< (@ 0x000009A4) Alternate function pin configuration register              */
    __IOM uint8_t IRRXDPCFG;                    /*!< (@ 0x000009A4) IRRXDPCFG                                                  */
    __IOM uint8_t SDI10PCFG;                    /*!< (@ 0x000009A4) SDI10PCFG                                                  */
  };
  __IOM uint8_t   SPIHS0_SCKIPCFG;              /*!< (@ 0x000009A5) Alternate function pin configuration register              */
  __IOM uint8_t   SPIHS0_SIPCFG;                /*!< (@ 0x000009A6) Alternate function pin configuration register              */
  __IOM uint8_t   SPIHS0_MIPCFG;                /*!< (@ 0x000009A7) Alternate function pin configuration register              */
  __IM  uint16_t  RESERVED18[12];
  __IOM uint8_t   TI14PCFG;                     /*!< (@ 0x000009C0) Alternate function pin configuration register              */
  __IOM uint8_t   TI15PCFG;                     /*!< (@ 0x000009C1) Alternate function pin configuration register              */
  __IOM uint8_t   TI16PCFG;                     /*!< (@ 0x000009C2) Alternate function pin configuration register              */
  __IOM uint8_t   TI17PCFG;                     /*!< (@ 0x000009C3) Alternate function pin configuration register              */
  
  union {
    __IOM uint8_t RXD2PCFG;                     /*!< (@ 0x000009C4) Alternate function pin configuration register              */
    __IOM uint8_t SDI20PCFG;                    /*!< (@ 0x000009C4) SDI20PCFG                                                  */
  };
  __IOM uint8_t   SPIHS1_NSSPCFG;               /*!< (@ 0x000009C5) Alternate function pin configuration register              */
  __IOM uint8_t   SCLA1PCFG;                    /*!< (@ 0x000009C6) Alternate function pin configuration register              */
  __IOM uint8_t   SDAA1PCFG;                    /*!< (@ 0x000009C7) Alternate function pin configuration register              */
  __IM  uint16_t  RESERVED19[12];
  __IOM uint8_t   INTP0PCFG;                    /*!< (@ 0x000009E0) Alternate INTP pin configuration register                  */
  __IOM uint8_t   INTP1PCFG;                    /*!< (@ 0x000009E1) Alternate INTP pin configuration register                  */
  __IOM uint8_t   INTP2PCFG;                    /*!< (@ 0x000009E2) Alternate INTP pin configuration register                  */
  __IOM uint8_t   INTP3PCFG;                    /*!< (@ 0x000009E3) Alternate INTP pin configuration register                  */
  __IOM uint8_t   INTP4PCFG;                    /*!< (@ 0x000009E4) Alternate INTP pin configuration register                  */
  __IOM uint8_t   INTP5PCFG;                    /*!< (@ 0x000009E5) Alternate INTP pin configuration register                  */
  __IOM uint8_t   INTP6PCFG;                    /*!< (@ 0x000009E6) Alternate INTP pin configuration register                  */
  __IOM uint8_t   INTP7PCFG;                    /*!< (@ 0x000009E7) Alternate INTP pin configuration register                  */
} PORT_Type;                                    /*!< Size = 2536 (0x9e8)                                                       */



/* =========================================================================================================================== */
/* ================                                            DIV                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Hardware divider (DIV)
  */

typedef struct {                                /*!< (@ 0x4001C000) DIV Structure                                              */
  __IOM uint32_t  DIVIDEND;                     /*!< (@ 0x00000000) Dividend register                                          */
  __IOM uint32_t  DIVISOR;                      /*!< (@ 0x00000004) Divisor register                                           */
  __IM  uint32_t  QUOTIENT;                     /*!< (@ 0x00000008) Quotient register                                          */
  __IM  uint32_t  REMAINDER;                    /*!< (@ 0x0000000C) Remainder register                                         */
  __IM  uint32_t  STATUS;                       /*!< (@ 0x00000010) Status register                                            */
} DIV_Type;                                     /*!< Size = 20 (0x14)                                                          */



/* =========================================================================================================================== */
/* ================                                           TM40                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief General Purpose Timer 4 (TM40)
  */

typedef struct {                                /*!< (@ 0x40041D80) TM40 Structure                                             */
  __IM  uint16_t  TCR00;                        /*!< (@ 0x00000000) Timer count register 00                                    */
  __IM  uint16_t  TCR01;                        /*!< (@ 0x00000002) Timer count register 01                                    */
  __IM  uint16_t  TCR02;                        /*!< (@ 0x00000004) Timer count register 02                                    */
  __IM  uint16_t  TCR03;                        /*!< (@ 0x00000006) Timer count register 03                                    */
  __IM  uint16_t  RESERVED[4];
  __IOM uint16_t  TMR00;                        /*!< (@ 0x00000010) Timer mode register mn                                     */
  __IOM uint16_t  TMR01;                        /*!< (@ 0x00000012) Timer mode register mn                                     */
  __IOM uint16_t  TMR02;                        /*!< (@ 0x00000014) Timer mode register mn                                     */
  __IOM uint16_t  TMR03;                        /*!< (@ 0x00000016) Timer mode register mn                                     */
  __IM  uint16_t  RESERVED1[4];
  __IM  uint16_t  TSR00;                        /*!< (@ 0x00000020) Timer status register mn                                   */
  __IM  uint16_t  TSR01;                        /*!< (@ 0x00000022) Timer status register mn                                   */
  __IM  uint16_t  TSR02;                        /*!< (@ 0x00000024) Timer status register mn                                   */
  __IM  uint16_t  TSR03;                        /*!< (@ 0x00000026) Timer status register mn                                   */
  __IM  uint16_t  RESERVED2[4];
  __IM  uint16_t  TE0;                          /*!< (@ 0x00000030) Timer channel enable status register m                     */
  __IOM uint16_t  TS0;                          /*!< (@ 0x00000032) Timer channel start register 0                             */
  __IOM uint16_t  TT0;                          /*!< (@ 0x00000034) Timer channel stop register 0                              */
  __IOM uint16_t  TPS0;                         /*!< (@ 0x00000036) Timer clock select register 0                              */
  __IOM uint16_t  TO0;                          /*!< (@ 0x00000038) Timer output register 0                                    */
  __IOM uint16_t  TOE0;                         /*!< (@ 0x0000003A) Timer output enable register 0                             */
  __IOM uint16_t  TOL0;                         /*!< (@ 0x0000003C) Timer output level register 0                              */
  __IOM uint16_t  TOM0;                         /*!< (@ 0x0000003E) Timer output mode register 0                               */
  __IM  uint16_t  RESERVED3[172];
  __IOM uint16_t  TDR00;                        /*!< (@ 0x00000198) Timer data register 00                                     */
  
  union {
    __IOM uint16_t TDR01;                       /*!< (@ 0x0000019A) Timer data register 01                                     */
    
    struct {
      __IOM uint8_t TDR01L;                     /*!< (@ 0x0000019A) Timer data lower register 01                               */
      __IOM uint8_t TDR01H;                     /*!< (@ 0x0000019B) Timer data higher register 01                              */
    };
  };
  __IM  uint16_t  RESERVED4[36];
  __IOM uint16_t  TDR02;                        /*!< (@ 0x000001E4) Timer data register 02                                     */
  
  union {
    __IOM uint16_t TDR03;                       /*!< (@ 0x000001E6) Timer data register 03                                     */
    
    struct {
      __IOM uint8_t TDR03L;                     /*!< (@ 0x000001E6) Timer data lower register 03                               */
      __IOM uint8_t TDR03H;                     /*!< (@ 0x000001E7) Timer data higher register 03                              */
    };
  };
} TM40_Type;                                    /*!< Size = 488 (0x1e8)                                                        */



/* =========================================================================================================================== */
/* ================                                           TM81                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief General Purpose Timer 4 (TM81)
  */

typedef struct {                                /*!< (@ 0x40042180) TM81 Structure                                             */
  __IM  uint16_t  TCR10;                        /*!< (@ 0x00000000) Timer count register 00                                    */
  __IM  uint16_t  TCR11;                        /*!< (@ 0x00000002) Timer count register 01                                    */
  __IM  uint16_t  TCR12;                        /*!< (@ 0x00000004) Timer count register 02                                    */
  __IM  uint16_t  TCR13;                        /*!< (@ 0x00000006) Timer count register 03                                    */
  __IM  uint16_t  TCR14;                        /*!< (@ 0x00000008) Timer count register 04                                    */
  __IM  uint16_t  TCR15;                        /*!< (@ 0x0000000A) Timer count register 05                                    */
  __IM  uint16_t  TCR16;                        /*!< (@ 0x0000000C) Timer count register 06                                    */
  __IM  uint16_t  TCR17;                        /*!< (@ 0x0000000E) Timer count register 07                                    */
  __IOM uint16_t  TMR10;                        /*!< (@ 0x00000010) Timer mode register mn                                     */
  __IOM uint16_t  TMR11;                        /*!< (@ 0x00000012) Timer mode register mn                                     */
  __IOM uint16_t  TMR12;                        /*!< (@ 0x00000014) Timer mode register mn                                     */
  __IOM uint16_t  TMR13;                        /*!< (@ 0x00000016) Timer mode register mn                                     */
  __IOM uint16_t  TMR14;                        /*!< (@ 0x00000018) Timer mode register mn                                     */
  __IOM uint16_t  TMR15;                        /*!< (@ 0x0000001A) Timer mode register mn                                     */
  __IOM uint16_t  TMR16;                        /*!< (@ 0x0000001C) Timer mode register mn                                     */
  __IOM uint16_t  TMR17;                        /*!< (@ 0x0000001E) Timer mode register mn                                     */
  __IM  uint16_t  TSR10;                        /*!< (@ 0x00000020) Timer status register mn                                   */
  __IM  uint16_t  TSR11;                        /*!< (@ 0x00000022) Timer status register mn                                   */
  __IM  uint16_t  TSR12;                        /*!< (@ 0x00000024) Timer status register mn                                   */
  __IM  uint16_t  TSR13;                        /*!< (@ 0x00000026) Timer status register mn                                   */
  __IM  uint16_t  TSR14;                        /*!< (@ 0x00000028) Timer status register mn                                   */
  __IM  uint16_t  TSR15;                        /*!< (@ 0x0000002A) Timer status register mn                                   */
  __IM  uint16_t  TSR16;                        /*!< (@ 0x0000002C) Timer status register mn                                   */
  __IM  uint16_t  TSR17;                        /*!< (@ 0x0000002E) Timer status register mn                                   */
  __IM  uint16_t  TE1;                          /*!< (@ 0x00000030) Timer channel enable status register m                     */
  __IOM uint16_t  TS1;                          /*!< (@ 0x00000032) Timer channel start register 0                             */
  __IOM uint16_t  TT1;                          /*!< (@ 0x00000034) Timer channel stop register 0                              */
  __IOM uint16_t  TPS1;                         /*!< (@ 0x00000036) Timer clock select register 0                              */
  __IOM uint16_t  TO1;                          /*!< (@ 0x00000038) Timer output register 0                                    */
  __IOM uint16_t  TOE1;                         /*!< (@ 0x0000003A) Timer output enable register 0                             */
  __IOM uint16_t  TOL1;                         /*!< (@ 0x0000003C) Timer output level register 0                              */
  __IOM uint16_t  TOM1;                         /*!< (@ 0x0000003E) Timer output mode register 0                               */
  __IM  uint16_t  RESERVED[172];
  __IOM uint16_t  TDR10;                        /*!< (@ 0x00000198) Timer data register 00                                     */
  
  union {
    __IOM uint16_t TDR11;                       /*!< (@ 0x0000019A) Timer data register 01                                     */
    
    struct {
      __IOM uint8_t TDR11L;                     /*!< (@ 0x0000019A) Timer data lower register 11                               */
      __IOM uint8_t TDR11H;                     /*!< (@ 0x0000019B) Timer data higher register 11                              */
    };
  };
  __IM  uint16_t  RESERVED1[36];
  __IOM uint16_t  TDR12;                        /*!< (@ 0x000001E4) Timer data register 02                                     */
  
  union {
    __IOM uint16_t TDR13;                       /*!< (@ 0x000001E6) Timer data register 03                                     */
    
    struct {
      __IOM uint8_t TDR13L;                     /*!< (@ 0x000001E6) Timer data lower register 13                               */
      __IOM uint8_t TDR13H;                     /*!< (@ 0x000001E7) Timer data higher register 13                              */
    };
  };
  __IOM uint16_t  TDR14;                        /*!< (@ 0x000001E8) Timer data register 04                                     */
  __IOM uint16_t  TDR15;                        /*!< (@ 0x000001EA) Timer data register 05                                     */
  __IOM uint16_t  TDR16;                        /*!< (@ 0x000001EC) Timer data register 06                                     */
  __IOM uint16_t  TDR17;                        /*!< (@ 0x000001EE) Timer data register 07                                     */
} TM81_Type;                                    /*!< Size = 496 (0x1f0)                                                        */


/* =========================================================================================================================== */
/* ================                                           EPWM                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Enhance PWM controller (EPWM)
  */

typedef struct {                                /*!< (@ 0x40044400) EPWM Structure                                             */
  __IOM uint16_t  EPWMSRC;                      /*!< (@ 0x00000000) Input source select register                               */
  __IM  uint16_t  RESERVED;
  __IOM uint16_t  EPWMSTC;                      /*!< (@ 0x00000004) EPWMO0n cutoff control register                            */
  __IM  uint16_t  RESERVED1;
  __IOM uint16_t  EPWMCTL;                      /*!< (@ 0x00000008) EPWMO0n output control register                            */
  __IM  uint16_t  RESERVED2;
  __IOM uint16_t  EPWMSTL;                      /*!< (@ 0x0000000C) EPWMO0n cutoff output level register                       */
  __IM  uint16_t  RESERVED3;
  __IOM uint16_t  EPWMSTR;                      /*!< (@ 0x00000010) Status register                                            */
} EPWM_Type;                                    /*!< Size = 18 (0x12)                                                          */



/* =========================================================================================================================== */
/* ================                                            RTC                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Real-Time clock (RTC)
  */

typedef struct {                                /*!< (@ 0x40044F00) RTC Structure                                              */
  __IM  uint16_t  RESERVED[26];
  __IOM uint16_t  SUBCUD;                       /*!< (@ 0x00000034) Watch error correction register                            */
  __IM  uint16_t  RESERVED1[13];
  __IOM uint16_t  ITMC;                         /*!< (@ 0x00000050) 15-bit interval timer control register                     */
  __IOM uint8_t   SEC;                          /*!< (@ 0x00000052) Second count register                                      */
  __IOM uint8_t   MIN;                          /*!< (@ 0x00000053) Minute count register                                      */
  __IOM uint8_t   HOUR;                         /*!< (@ 0x00000054) Hour count register                                        */
  __IOM uint8_t   WEEK;                         /*!< (@ 0x00000055) Week count register                                        */
  __IOM uint8_t   DAY;                          /*!< (@ 0x00000056) Day count register                                         */
  __IOM uint8_t   MONTH;                        /*!< (@ 0x00000057) Month count register                                       */
  __IOM uint8_t   YEAR;                         /*!< (@ 0x00000058) Year count register                                        */
  __IM  uint8_t   RESERVED2;
  __IOM uint8_t   ALARMWM;                      /*!< (@ 0x0000005A) Alarm minute register                                      */
  __IOM uint8_t   ALARMWH;                      /*!< (@ 0x0000005B) Alarm hour register                                        */
  __IOM uint8_t   ALARMWW;                      /*!< (@ 0x0000005C) Alarm week register                                        */
  __IOM uint8_t   RTCC0;                        /*!< (@ 0x0000005D) Real-time clock control register 0                         */
  __IOM uint8_t   RTCC1;                        /*!< (@ 0x0000005E) Real-time clock control register 1                         */
  __IM  uint8_t   RESERVED3;
  __IM  uint16_t  RESERVED4;
} RTC_Type;                                     /*!< Size = 98 (0x62)                                                          */



/* =========================================================================================================================== */
/* ================                                           PCBZ                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Clock/Buzzer output controller (PCBZ)
  */

typedef struct {                                /*!< (@ 0x40040FA0) PCBZ Structure                                             */
  __IM  uint8_t   RESERVED[5];
  __IOM uint8_t   CKS0;                         /*!< (@ 0x00000005) Clock output select registers 0                            */
  __IOM uint8_t   CKS1;                         /*!< (@ 0x00000006) Clock output select registers 1                            */
} PCBZ_Type;                                    /*!< Size = 7 (0x7)                                                            */



/* =========================================================================================================================== */
/* ================                                            WDT                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Watchdog Timer with window (WDT)
  */

typedef struct {                                /*!< (@ 0x40020404) WDT Structure                                              */
  __IM  uint8_t   RESERVED;
  __IOM uint8_t   LOCKCTL;                      /*!< (@ 0x00000001) Lockup Watchdog timer enable register                      */
  __IOM uint8_t   PRCR;                         /*!< (@ 0x00000002) Lockup Watchdog timer enable protect register              */
  __IM  uint8_t   RESERVED1[3066];
  __IOM uint8_t   WDTE;                         /*!< (@ 0x00000BFD) Watchdog timer enable register                             */
} WDT_Type;                                     /*!< Size = 3070 (0xbfe)                                                       */



/* =========================================================================================================================== */
/* ================                                            ADC                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief A/D Converter (ADC)
  */

typedef struct {                                /*!< (@ 0x40045000) ADC Structure                                              */
  __IOM uint8_t   ADM0;                         /*!< (@ 0x00000000) A/D mode register 0                                        */
  __IM  uint8_t   RESERVED;
  __IOM uint8_t   ADM1;                         /*!< (@ 0x00000002) A/D mode register 1                                        */
  __IM  uint8_t   RESERVED1;
  __IOM uint8_t   ADM2;                         /*!< (@ 0x00000004) A/D mode register 2                                        */
  __IM  uint8_t   RESERVED2;
  __IOM uint8_t   ADTRG;                        /*!< (@ 0x00000006) A/D mode register 2                                        */
  __IM  uint8_t   RESERVED3;
  __IOM uint8_t   ADS;                          /*!< (@ 0x00000008) Analog input channel specification register                */
  __IM  uint8_t   RESERVED4;
  __IOM uint8_t   ADLL;                         /*!< (@ 0x0000000A) Conversion result comparison lower limit setting
                                                                    register                                                   */
  __IOM uint8_t   ADUL;                         /*!< (@ 0x0000000B) Conversion result comparison upper limit setting
                                                                    register                                                   */
  __IOM uint8_t   ADNSMP;                       /*!< (@ 0x0000000C) A/D sampling time control register                         */
  __IM  uint8_t   RESERVED5;
  
  union {
    __IOM uint16_t ADCR;                        /*!< (@ 0x0000000E) 12-bit A/D conversion result register                      */
    
    struct {
      __IM  uint8_t RESERVED6;
      __IOM uint8_t ADCRH;                      /*!< (@ 0x0000000F) Higher 8-bit A/D conversion result register                */
    };
  };
  __IOM uint8_t   ADTES;                        /*!< (@ 0x00000010) A/D test register                                          */
  __IOM uint8_t   ADNDIS;                       /*!< (@ 0x00000011) A/D charge/discharge control register                      */
  __IM  uint16_t  RESERVED7;
  __IM  uint8_t   RESERVED8;
  __IOM uint8_t   ADSMPWAIT;                    /*!< (@ 0x00000015) A/D sampling wait control register                         */
  __IOM uint8_t   ADFLG;                        /*!< (@ 0x00000016) A/D flag register                                          */
  __IM  uint8_t   RESERVED9;
  __IM  uint16_t  RESERVED10[3];
  __IOM uint16_t  PGA0SH;                       /*!< (@ 0x0000001E) PGA 0 sample and hold function register                    */
} ADC_Type;                                     /*!< Size = 32 (0x20)                                                          */



/* =========================================================================================================================== */
/* ================                                            CMP                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Comparator (CMP)
  */

typedef struct {                                /*!< (@ 0x40043840) CMP Structure                                              */
  __IOM uint8_t   COMPMDR;                      /*!< (@ 0x00000000) Comparator mode setting register                           */
  __IOM uint8_t   COMPFIR;                      /*!< (@ 0x00000001) Comparator filter control register                         */
  __IOM uint8_t   COMPOCR;                      /*!< (@ 0x00000002) Comparator output control register                         */
  __IOM uint8_t   CVRCTL;                       /*!< (@ 0x00000003) Comparator internal reference voltage control
                                                                    register                                                   */
  __IOM uint8_t   C0RVM;                        /*!< (@ 0x00000004) Comparator internal reference voltage select
                                                                    register 0                                                 */
  __IOM uint8_t   C1RVM;                        /*!< (@ 0x00000005) Comparator internal reference voltage select
                                                                    register 1                                                 */
  __IM  uint8_t   RESERVED[4];
  __IOM uint8_t   CMPSEL0;                      /*!< (@ 0x0000000A) Comparator 0 input signal selection control register       */
  __IOM uint8_t   CMPSEL1;                      /*!< (@ 0x0000000B) Comparator 1 input signal selection control register       */
  __IM  uint8_t   RESERVED1[2];
  __IOM uint8_t   CMP0HY;                       /*!< (@ 0x0000000E) Comparator 0 input voltage hysteresis control
                                                                    register                                                   */
  __IOM uint8_t   CMP1HY;                       /*!< (@ 0x0000000F) Comparator 1 input voltage hysteresis control
                                                                    register                                                   */
} CMP_Type;                                     /*!< Size = 16 (0x10)                                                          */



/* =========================================================================================================================== */
/* ================                                            PGA                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Programmable Gain Amplifier (PGA)
  */

typedef struct {                                /*!< (@ 0x40043840) PGA Structure                                              */
  __IM  uint8_t   RESERVED[6];
  __IOM uint8_t   PGA0CTL;                      /*!< (@ 0x00000006) PGA 0 control register                                     */
} PGA_Type;                                     /*!< Size = 7 (0x7)                                                            */



/* =========================================================================================================================== */
/* ================                                           SCI0                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Serial Communication Interface 0 with UART, SPI and simplified I2C supported (SCI0)
  */

typedef struct {                                /*!< (@ 0x40041000) SCI0 Structure                                             */
  __IM  uint16_t  SSR00;                        /*!< (@ 0x00000000) Serial status register mn                                  */
  __IM  uint16_t  SSR01;                        /*!< (@ 0x00000002) Serial status register mn                                  */
  __IOM uint16_t  SIR00;                        /*!< (@ 0x00000004) Serial flag clear trigger register mn                      */
  __IOM uint16_t  SIR01;                        /*!< (@ 0x00000006) Serial flag clear trigger register mn                      */
  __IOM uint16_t  SMR00;                        /*!< (@ 0x00000008) Serial mode register mn                                    */
  __IOM uint16_t  SMR01;                        /*!< (@ 0x0000000A) Serial mode register mn                                    */
  __IOM uint16_t  SCR00;                        /*!< (@ 0x0000000C) Serial communication operation setting register
                                                                    mn                                                         */
  __IOM uint16_t  SCR01;                        /*!< (@ 0x0000000E) Serial communication operation setting register
                                                                    mn                                                         */
  __IM  uint16_t  SE0;                          /*!< (@ 0x00000010) Serial channel enable status register m                    */
  __IOM uint16_t  SS0;                          /*!< (@ 0x00000012) Serial channel start register 0                            */
  __IOM uint16_t  ST0;                          /*!< (@ 0x00000014) Serial channel stop register 0                             */
  __IOM uint16_t  SPS0;                         /*!< (@ 0x00000016) Serial clock select register 0                             */
  __IOM uint16_t  SO0;                          /*!< (@ 0x00000018) Serial output register 0                                   */
  __IOM uint16_t  SOE0;                         /*!< (@ 0x0000001A) Serial output enable register 0                            */
  __IM  uint16_t  RESERVED[2];
  __IOM uint16_t  SOL0;                         /*!< (@ 0x00000020) Serial output level register 0                             */
  __IM  uint16_t  RESERVED1[119];
  
  union {
    __IOM uint16_t SDR00;                       /*!< (@ 0x00000110) Serial data register 00                                    */
    __IOM uint8_t SIO00;                        /*!< (@ 0x00000110) SPI data register                                          */
    __IOM uint8_t TXD0;                         /*!< (@ 0x00000110) UART transmit data register                                */
  };
  
  union {
    __IOM uint16_t SDR01;                       /*!< (@ 0x00000112) Serial data register 01                                    */
    __IOM uint8_t SIO01;                        /*!< (@ 0x00000112) SPI data register                                          */
    __IOM uint8_t RXD0;                         /*!< (@ 0x00000112) UART receive data register                                 */
  };
} SCI0_Type;                                    /*!< Size = 276 (0x114)                                                        */



/* =========================================================================================================================== */
/* ================                                           SCI1                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Serial Communication Interface 1 with UART, SPI and simplified I2C supported (SCI1)
  */

typedef struct {                                /*!< (@ 0x40041200) SCI1 Structure                                             */
  __IM  uint16_t  SSR10;                        /*!< (@ 0x00000000) Serial status register mn                                  */
  __IM  uint16_t  SSR11;                        /*!< (@ 0x00000002) Serial status register mn                                  */
  __IOM uint16_t  SIR10;                        /*!< (@ 0x00000004) Serial flag clear trigger register mn                      */
  __IOM uint16_t  SIR11;                        /*!< (@ 0x00000006) Serial flag clear trigger register mn                      */
  __IOM uint16_t  SMR10;                        /*!< (@ 0x00000008) Serial mode register mn                                    */
  __IOM uint16_t  SMR11;                        /*!< (@ 0x0000000A) Serial mode register mn                                    */
  __IOM uint16_t  SCR10;                        /*!< (@ 0x0000000C) Serial communication operation setting register
                                                                    mn                                                         */
  __IOM uint16_t  SCR11;                        /*!< (@ 0x0000000E) Serial communication operation setting register
                                                                    mn                                                         */
  __IM  uint16_t  SE1;                          /*!< (@ 0x00000010) Serial channel enable status register 1                    */
  __IOM uint16_t  SS1;                          /*!< (@ 0x00000012) Serial channel start register 1                            */
  __IOM uint16_t  ST1;                          /*!< (@ 0x00000014) Serial channel stop register 1                             */
  __IOM uint16_t  SPS1;                         /*!< (@ 0x00000016) Serial clock select register 1                             */
  __IOM uint16_t  SO1;                          /*!< (@ 0x00000018) Serial output register 1                                   */
  __IOM uint16_t  SOE1;                         /*!< (@ 0x0000001A) Serial output enable register 1                            */
  __IM  uint16_t  RESERVED[2];
  __IOM uint16_t  SOL1;                         /*!< (@ 0x00000020) Serial output level register 1                             */
  __IM  uint16_t  RESERVED1[119];
  
  union {
    __IOM uint16_t SDR10;                       /*!< (@ 0x00000110) Serial data register 10                                    */
    __IOM uint8_t SIO10;                        /*!< (@ 0x00000110) SPI data register                                          */
    __IOM uint8_t TXD1;                         /*!< (@ 0x00000110) UART transmit data register                                */
  };
  
  union {
    __IOM uint16_t SDR11;                       /*!< (@ 0x00000112) Serial data register 11                                    */
    __IOM uint8_t SIO11;                        /*!< (@ 0x00000112) SPI data register                                          */
    __IOM uint8_t RXD1;                         /*!< (@ 0x00000112) UART receive data register                                 */
  };
} SCI1_Type;                                    /*!< Size = 276 (0x114)                                                        */



/* =========================================================================================================================== */
/* ================                                           SCI2                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Serial Communication Interface 2 with UART, SPI and simplified I2C supported (SCI2)
  */

typedef struct {                                /*!< (@ 0x40041400) SCI2 Structure                                             */
  __IM  uint16_t  SSR20;                        /*!< (@ 0x00000000) Serial status register mn                                  */
  __IM  uint16_t  SSR21;                        /*!< (@ 0x00000002) Serial status register mn                                  */
  __IOM uint16_t  SIR20;                        /*!< (@ 0x00000004) Serial flag clear trigger register mn                      */
  __IOM uint16_t  SIR21;                        /*!< (@ 0x00000006) Serial flag clear trigger register mn                      */
  __IOM uint16_t  SMR20;                        /*!< (@ 0x00000008) Serial mode register mn                                    */
  __IOM uint16_t  SMR21;                        /*!< (@ 0x0000000A) Serial mode register mn                                    */
  __IOM uint16_t  SCR20;                        /*!< (@ 0x0000000C) Serial communication operation setting register
                                                                    mn                                                         */
  __IOM uint16_t  SCR21;                        /*!< (@ 0x0000000E) Serial communication operation setting register
                                                                    mn                                                         */
  __IM  uint16_t  SE2;                          /*!< (@ 0x00000010) Serial channel enable status register 2                    */
  __IOM uint16_t  SS2;                          /*!< (@ 0x00000012) Serial channel start register 2                            */
  __IOM uint16_t  ST2;                          /*!< (@ 0x00000014) Serial channel stop register 2                             */
  __IOM uint16_t  SPS2;                         /*!< (@ 0x00000016) Serial clock select register 0                             */
  __IOM uint16_t  SO2;                          /*!< (@ 0x00000018) Serial output register 0                                   */
  __IOM uint16_t  SOE2;                         /*!< (@ 0x0000001A) Serial output enable register 2                            */
  __IM  uint16_t  RESERVED[2];
  __IOM uint16_t  SOL2;                         /*!< (@ 0x00000020) Serial output level register 2                             */
  __IM  uint16_t  RESERVED1[119];
  
  union {
    __IOM uint16_t SDR20;                       /*!< (@ 0x00000110) Serial data register 20                                    */
    __IOM uint8_t SIO20;                        /*!< (@ 0x00000110) SPI data register                                          */
    __IOM uint8_t TXD2;                         /*!< (@ 0x00000110) UART transmit data register                                */
  };
  
  union {
    __IOM uint16_t SDR21;                       /*!< (@ 0x00000112) Serial data register 21                                    */
    __IOM uint8_t SIO21;                        /*!< (@ 0x00000112) SPI data register                                          */
    __IOM uint8_t RXD2;                         /*!< (@ 0x00000112) UART receive data register                                 */
  };
} SCI2_Type;                                    /*!< Size = 276 (0x114)                                                        */



/* =========================================================================================================================== */
/* ================                                          SPIHS0                                           ================ */
/* =========================================================================================================================== */


/**
  * @brief Serial Interface SPI0 (SPIHS0)
  */

typedef struct {                                /*!< (@ 0x40042400) SPIHS0 Structure                                           */
  __IOM uint32_t  SPIM0;                        /*!< (@ 0x00000000) SPI mode control register                                  */
  __IOM uint32_t  SPIC0;                        /*!< (@ 0x00000004) SPI control register                                       */
  __IOM uint32_t  SDRO0;                        /*!< (@ 0x00000008) Data buffer of transmission                                */
  __IOM uint32_t  SDRI0;                        /*!< (@ 0x0000000C) Data buffer of reception                                   */
  __IOM uint32_t  SPIS0;                        /*!< (@ 0x00000010) SPI status register                                        */
} SPIHS0_Type;                                  /*!< Size = 20 (0x14)                                                          */



/* =========================================================================================================================== */
/* ================                                          SPIHS1                                           ================ */
/* =========================================================================================================================== */


/**
  * @brief Serial Interface SPI1 (SPIHS1)
  */

typedef struct {                                /*!< (@ 0x40042800) SPIHS1 Structure                                           */
  __IOM uint32_t  SPIM1;                        /*!< (@ 0x00000000) SPI mode control register                                  */
  __IOM uint32_t  SPIC1;                        /*!< (@ 0x00000004) SPI control register                                       */
  __IOM uint32_t  SDRO1;                        /*!< (@ 0x00000008) Data buffer of transmission                                */
  __IOM uint32_t  SDRI1;                        /*!< (@ 0x0000000C) Data buffer of reception                                   */
  __IOM uint32_t  SPIS1;                        /*!< (@ 0x00000010) SPI status register                                        */
} SPIHS1_Type;                                  /*!< Size = 20 (0x14)                                                          */



/* =========================================================================================================================== */
/* ================                                           IICA0                                           ================ */
/* =========================================================================================================================== */


/**
  * @brief Serial Interface I2C with multimaster and wakeup supported (IICA0)
  */

typedef struct {                                /*!< (@ 0x40041A30) IICA0 Structure                                            */
  __IOM uint8_t   IICCTL00;                     /*!< (@ 0x00000000) IICA0 control register 0                                   */
  __IOM uint8_t   IICCTL01;                     /*!< (@ 0x00000001) IICA0 control register 1                                   */
  __IOM uint8_t   IICWL0;                       /*!< (@ 0x00000002) IICA0 low-level width setting register                     */
  __IOM uint8_t   IICWH0;                       /*!< (@ 0x00000003) IICA0 high-level width setting register                    */
  __IOM uint8_t   SVA0;                         /*!< (@ 0x00000004) Slave address register                                     */
  __IM  uint8_t   RESERVED[283];
  __IOM uint8_t   IICA0;                        /*!< (@ 0x00000120) IICA0 shift register                                       */
  __IM  uint8_t   IICS0;                        /*!< (@ 0x00000121) IICA0 status register                                      */
  __IOM uint8_t   IICF0;                        /*!< (@ 0x00000122) IICA0 flag register                                        */
} IICA0_Type;                                   /*!< Size = 291 (0x123)                                                        */



/* =========================================================================================================================== */
/* ================                                           IICA1                                           ================ */
/* =========================================================================================================================== */


/**
  * @brief Serial Interface I2C with multimaster and wakeup supported (IICA1)
  */

typedef struct {                                /*!< (@ 0x40042E30) IICA1 Structure                                            */
  __IOM uint8_t   IICCTL10;                     /*!< (@ 0x00000000) IICA1 control register 0                                   */
  __IOM uint8_t   IICCTL11;                     /*!< (@ 0x00000001) IICA1 control register 1                                   */
  __IOM uint8_t   IICWL1;                       /*!< (@ 0x00000002) IICA1 low-level width setting register                     */
  __IOM uint8_t   IICWH1;                       /*!< (@ 0x00000003) IICA1 high-level width setting register                    */
  __IOM uint8_t   SVA1;                         /*!< (@ 0x00000004) Slave address register                                     */
  __IM  uint8_t   RESERVED[283];
  __IOM uint8_t   IICA1;                        /*!< (@ 0x00000120) IICA1 shift register                                       */
  __IM  uint8_t   IICS1;                        /*!< (@ 0x00000121) IICA1 status register                                      */
  __IOM uint8_t   IICF1;                        /*!< (@ 0x00000122) IICA1 flag register                                        */
} IICA1_Type;                                   /*!< Size = 291 (0x123)                                                        */



/* =========================================================================================================================== */
/* ================                                           IRDA                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief IrDA communication module based on Infrared Data Association stardard 1.0 (IRDA)
  */

typedef struct {                                /*!< (@ 0x400440A0) IRDA Structure                                             */
  __IOM uint8_t   IRCR;                         /*!< (@ 0x00000000) IrDA control register                                      */
} IRDA_Type;                                    /*!< Size = 1 (0x1)                                                            */



/* =========================================================================================================================== */
/* ================                                            DMA                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Enhanced DMA Controller (DMA)
  */

typedef struct {                                /*!< (@ 0x40005000) DMA Structure                                              */
  __IOM uint8_t   DMAEN0;                       /*!< (@ 0x00000000) DMA activation enable register 0                           */
  __IOM uint8_t   DMAEN1;                       /*!< (@ 0x00000001) DMA activation enable register 1                           */
  __IOM uint8_t   DMAEN2;                       /*!< (@ 0x00000002) DMA activation enable register 2                           */
  __IOM uint8_t   DMAEN3;                       /*!< (@ 0x00000003) DMA activation enable register 3                           */
  __IOM uint8_t   DMAEN4;                       /*!< (@ 0x00000004) DMA activation enable register 4                           */
  __IM  uint8_t   RESERVED;
  __IM  uint16_t  RESERVED1;
  __IOM uint32_t  DMABAR;                       /*!< (@ 0x00000008) DMA base address register                                  */
  __IOM uint32_t  IFPRCR;                       /*!< (@ 0x0000000C) DMA Trigger Protect register                               */
  __IOM uint8_t   DMAIF0;                       /*!< (@ 0x00000010) DMA Trigger enable register 0                              */
  __IOM uint8_t   DMAIF1;                       /*!< (@ 0x00000011) DMA Trigger enable register 1                              */
  __IOM uint8_t   DMAIF2;                       /*!< (@ 0x00000012) DMA Trigger enable register 2                              */
  __IOM uint8_t   DMAIF3;                       /*!< (@ 0x00000013) DMA Trigger enable register 3                              */
  __IOM uint8_t   DMAIF4;                       /*!< (@ 0x00000014) DMA Trigger enable register 4                              */
  __IM  uint8_t   RESERVED2;
  __IM  uint16_t  RESERVED3;
} DMA_Type;                                     /*!< Size = 24 (0x18)                                                          */



/* =========================================================================================================================== */
/* ================                                          DMAVEC                                           ================ */
/* =========================================================================================================================== */


/**
  * @brief DMA Vector and Control Data Area (DMAVEC)
  */

typedef struct {                                /*!< (@ 0x20000000) DMAVEC Structure                                           */
  __IOM uint8_t   VEC[64];                      /*!< (@ 0x00000000) DMA vector area                                            */
  __IOM DMAVEC_CTRL_Type CTRL[40];              /*!< (@ 0x00000040) DMA control data area                                      */
} DMAVEC_Type;                                  /*!< Size = 704 (0x2c0)                                                        */



/* =========================================================================================================================== */
/* ================                                            ELC                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Event Link Controller (ELC)
  */

typedef struct {                                /*!< (@ 0x40043400) ELC Structure                                              */
  __IOM uint8_t   ELSELR00;                     /*!< (@ 0x00000000) Event output destination select register 00                */
  __IOM uint8_t   ELSELR01;                     /*!< (@ 0x00000001) Event output destination select register 01                */
  __IOM uint8_t   ELSELR02;                     /*!< (@ 0x00000002) Event output destination select register 02                */
  __IOM uint8_t   ELSELR03;                     /*!< (@ 0x00000003) Event output destination select register 03                */
  __IOM uint8_t   ELSELR04;                     /*!< (@ 0x00000004) Event output destination select register 04                */
  __IOM uint8_t   ELSELR05;                     /*!< (@ 0x00000005) Event output destination select register 05                */
  __IOM uint8_t   ELSELR06;                     /*!< (@ 0x00000006) Event output destination select register 06                */
  __IOM uint8_t   ELSELR07;                     /*!< (@ 0x00000007) Event output destination select register 07                */
  __IOM uint8_t   ELSELR08;                     /*!< (@ 0x00000008) Event output destination select register 08                */
  __IOM uint8_t   ELSELR09;                     /*!< (@ 0x00000009) Event output destination select register 09                */
  __IOM uint8_t   ELSELR10;                     /*!< (@ 0x0000000A) Event output destination select register 10                */
  __IOM uint8_t   ELSELR11;                     /*!< (@ 0x0000000B) Event output destination select register 11                */
  __IOM uint8_t   ELSELR12;                     /*!< (@ 0x0000000C) Event output destination select register 12                */
  __IOM uint8_t   ELSELR13;                     /*!< (@ 0x0000000D) Event output destination select register 13                */
  __IOM uint8_t   ELSELR14;                     /*!< (@ 0x0000000E) Event output destination select register 14                */
} ELC_Type;                                     /*!< Size = 15 (0xf)                                                           */



/* =========================================================================================================================== */
/* ================                                            INT                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Interrupt Controller (INT)
  */

typedef struct {                                /*!< (@ 0x40006000) INT Structure                                              */
  __IOM INT_IF_Type IF[32];                     /*!< (@ 0x00000000) Interrupt flag register                                    */
  __IM  uint8_t   RESERVED[128];
  __IOM INT_MK_Type MK[32];                     /*!< (@ 0x00000100) Interrupt mask register                                    */
} INT_Type;                                     /*!< Size = 384 (0x180)                                                        */



/* =========================================================================================================================== */
/* ================                                           INTM                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Pin input edge detection (INTM)
  */

typedef struct {                                /*!< (@ 0x40045B38) INTM Structure                                             */
  __IOM uint8_t   EGP0;                         /*!< (@ 0x00000000) External interrupt rising edge enable register             */
  __IOM uint8_t   EGN0;                         /*!< (@ 0x00000001) External interrupt falling edge enable register            */
} INTM_Type;                                    /*!< Size = 2 (0x2)                                                            */



/* =========================================================================================================================== */
/* ================                                            KEY                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Key interrupt (KEY)
  */

typedef struct {                                /*!< (@ 0x40044B30) KEY Structure                                              */
  __IM  uint8_t   RESERVED[7];
  __IOM uint8_t   KRM;                          /*!< (@ 0x00000007) Key return mode register                                   */
} KEY_Type;                                     /*!< Size = 8 (0x8)                                                            */



/* =========================================================================================================================== */
/* ================                                           MISC                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Miscellaneous function (MISC)
  */

typedef struct {                                /*!< (@ 0x40040470) MISC Structure                                             */
  __IOM uint8_t   NFEN0;                        /*!< (@ 0x00000000) Noise filter enable register 0                             */
  __IOM uint8_t   NFEN1;                        /*!< (@ 0x00000001) Noise filter enable register 1                             */
  __IOM uint8_t   NFEN2;                        /*!< (@ 0x00000002) Noise filter enable register 2                             */
  __IOM uint8_t   ISC;                          /*!< (@ 0x00000003) Input switch control register                              */
  __IOM uint8_t   TIOS0;                        /*!< (@ 0x00000004) Timer I/O select register 0                                */
  __IOM uint8_t   TIOS1;                        /*!< (@ 0x00000005) Timer I/O select register 1                                */
  __IM  uint8_t   RESERVED[6];
  __IOM uint8_t   RTCCL;                        /*!< (@ 0x0000000C) Real-time clock select register                            */
} MISC_Type;                                    /*!< Size = 13 (0xd)                                                           */



/* =========================================================================================================================== */
/* ================                                            FMC                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Flash Memory Controller (FMC)
  */

typedef struct {                                /*!< (@ 0x40020000) FMC Structure                                              */
  __IOM uint32_t  FLSTS;                        /*!< (@ 0x00000000) Flash status register                                      */
  __IOM uint32_t  FLOPMD1;                      /*!< (@ 0x00000004) Flash operation mode register 1                            */
  __IOM uint32_t  FLOPMD2;                      /*!< (@ 0x00000008) Flash operation mode register 2                            */
  __IOM uint32_t  FLERMD;                       /*!< (@ 0x0000000C) Flash erase mode register                                  */
  __IOM uint32_t  FLCERCNT;                     /*!< (@ 0x00000010) Flash chip erase control register                          */
  __IOM uint32_t  FLSERCNT;                     /*!< (@ 0x00000014) Flash sector erase control register                        */
  __IOM uint32_t  FLNVSCNT;                     /*!< (@ 0x00000018) Flash address setup time (Tnvs) control register           */
  __IOM uint32_t  FLPROCNT;                     /*!< (@ 0x0000001C) Flash program control register                             */
  __IOM uint32_t  FLPROT;                       /*!< (@ 0x00000020) Flash protect control register                             */
  __IM  uint32_t  RESERVED[5];
  __IOM uint32_t  FLPRVCNT;                     /*!< (@ 0x00000038) Flash program recovery time (Trcv) control register        */
  __IOM uint32_t  FLERVCNT;                     /*!< (@ 0x0000003C) Flash erase recovery time (Trcv) control register          */
} FMC_Type;                                     /*!< Size = 64 (0x40)                                                          */



/* =========================================================================================================================== */
/* ================                                            SAF                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Flash memory CRC operation function (High-Speed CRC) (SAF)
  */

typedef struct {                                /*!< (@ 0x40020100) SAF Structure                                              */
  __IM  uint16_t  RESERVED[402];
  __IM  uint8_t   RESERVED1;
  __IOM uint8_t   RPECTL;                       /*!< (@ 0x00000325) RAM parity error control register                          */
  __IM  uint16_t  RESERVED2[2549];
  __IOM uint8_t   CRC0CTL;                      /*!< (@ 0x00001710) Flash memory CRC control register                          */
  __IM  uint8_t   RESERVED3;
  __IOM uint16_t  PGCRCL;                       /*!< (@ 0x00001712) Flash memory CRC operation result register                 */
  __IM  uint16_t  RESERVED4[63026];
  __IOM uint16_t  SFRGD;                        /*!< (@ 0x00020378) SFR guard control register                                 */
  __IM  uint16_t  RESERVED5[5952];
  __IOM uint16_t  CRCD;                         /*!< (@ 0x000231FA) CRC data register                                          */
  __IM  uint16_t  RESERVED6[88];
  __IOM uint8_t   CRCIN;                        /*!< (@ 0x000232AC) CRC input register                                         */
  __IM  uint8_t   RESERVED7;
  __IM  uint16_t  RESERVED8;
} SAF_Type;                                     /*!< Size = 144048 (0x232b0)                                                   */



/* =========================================================================================================================== */
/* ================                                           QSPI                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief QSPI communication module (QSPI)
  */

typedef struct {                                /*!< (@ 0x64000000) QSPI Structure                                             */
  __IOM uint32_t  SFMSMD;                       /*!< (@ 0x00000000) Transfer Mode Control Register                             */
  __IOM uint32_t  SFMSSC;                       /*!< (@ 0x00000004) Chip Selection Control Register                            */
  __IOM uint32_t  SFMSKC;                       /*!< (@ 0x00000008) Clock Control Register                                     */
  __IM  uint32_t  SFMSST;                       /*!< (@ 0x0000000C) Status Register                                            */
  __IOM uint32_t  SFMCOM;                       /*!< (@ 0x00000010) Communication Port Register                                */
  __IOM uint32_t  SFMCMD;                       /*!< (@ 0x00000014) Communication Mode Control Register                        */
  __IOM uint32_t  SFMCST;                       /*!< (@ 0x00000018) Communication Status Register                              */
  __IM  uint32_t  RESERVED;
  __IOM uint32_t  SFMSIC;                       /*!< (@ 0x00000020) Instruction Code Register                                  */
  __IOM uint32_t  SFMSAC;                       /*!< (@ 0x00000024) Address Mode Control Register                              */
  __IOM uint32_t  SFMSDC;                       /*!< (@ 0x00000028) Dummy Cycle Control Register                               */
  __IM  uint32_t  RESERVED1;
  __IOM uint32_t  SFMSPC;                       /*!< (@ 0x00000030) SPI Protocol Control Register                              */
  __IOM uint32_t  SFMPMD;                       /*!< (@ 0x00000034) Port Control Register                                      */
  __IM  uint32_t  RESERVED2[499];
  __IOM uint32_t  SFMCNT1;                      /*!< (@ 0x00000804) External QSPI Address Register                             */
} QSPI_Type;                                    /*!< Size = 2056 (0x808)                                                       */



/* =========================================================================================================================== */
/* ================                                            SSI                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Serial Sound Interface (SSI)
  */

typedef struct {                                /*!< (@ 0x40090000) SSI Structure                                              */
  __IOM uint32_t  SSICR;                        /*!< (@ 0x00000000) Control Register                                           */
  __IOM uint32_t  SSISR;                        /*!< (@ 0x00000004) Status Register                                            */
  __IM  uint32_t  RESERVED[2];
  __IOM uint32_t  SSIFCR;                       /*!< (@ 0x00000010) FIFO Control Register                                      */
  __IOM uint32_t  SSIFSR;                       /*!< (@ 0x00000014) FIFO Status Register                                       */
  __IOM uint32_t  SSIFTDR;                      /*!< (@ 0x00000018) Transmit FIFO Data Register                                */
  __IOM uint32_t  SSIFRDR;                      /*!< (@ 0x0000001C) Receive FIFO Data Register                                 */
  __IOM uint32_t  SSITDMR;                      /*!< (@ 0x00000020) TDM Mode Register                                          */
  __IOM uint32_t  SSISCR;                       /*!< (@ 0x00000024) Status Control Register                                    */
} SSI_Type;                                     /*!< Size = 40 (0x28)                                                          */



/* =========================================================================================================================== */
/* ================                                           LCDB                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief LCD Bus Interface (LCDB)
  */

typedef struct {                                /*!< (@ 0x40045400) LCDB Structure                                             */
  __IOM uint8_t   LBCTL;                        /*!< (@ 0x00000000) LCD Bus Interface mode register                            */
  __IOM uint8_t   LBCYC;                        /*!< (@ 0x00000001) LCB Bus Interface cycle control register                   */
  __IOM uint8_t   LBWST;                        /*!< (@ 0x00000002) LCB Bus Interface wait control register                    */
  __IM  uint8_t   RESERVED;
  __IM  uint16_t  RESERVED1[6];
  
  union {
    __IOM uint16_t LBDATA;                      /*!< (@ 0x00000010) LCD Bus Interface data register                            */
    __IOM uint8_t LBDATAL;                      /*!< (@ 0x00000010) SPI data register                                          */
  };
  
  union {
    __IOM uint16_t LBDATAR;                     /*!< (@ 0x00000012) LCD Bus Interface read data register                       */
    __IOM uint8_t LBDATARL;                     /*!< (@ 0x00000012) LCD Bus Interface read data register                       */
  };
} LCDB_Type;                                    /*!< Size = 20 (0x14)                                                          */



/* =========================================================================================================================== */
/* ================                                           USBF                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief USB Full Speed Module (USBF)
  */

typedef struct {                                /*!< (@ 0x40080000) USBF Structure                                             */
  __IOM uint16_t  SYSCFG;                       /*!< (@ 0x00000000) System Configuration Control Register                      */
  __IM  uint16_t  RESERVED;
  __IOM uint16_t  SYSSTS0;                      /*!< (@ 0x00000004) System Configuration Status Register 0                     */
  __IM  uint16_t  RESERVED1;
  __IOM uint16_t  DVSTCTR0;                     /*!< (@ 0x00000008) Device State Control Register 0                            */
  __IM  uint16_t  RESERVED2[5];
  
  union {
    __IOM uint16_t CFIFO;                       /*!< (@ 0x00000014) CFIFO Port Register                                        */
    __IOM uint8_t CFIFOL;                       /*!< (@ 0x00000014) CFIFO Port Register                                        */
  };
  __IM  uint16_t  RESERVED3;
  
  union {
    __IOM uint16_t D0FIFO;                      /*!< (@ 0x00000018) D0FIFO Port Register                                       */
    __IOM uint8_t D0FIFOL;                      /*!< (@ 0x00000018) D0FIFO Port Register                                       */
  };
  __IM  uint16_t  RESERVED4;
  
  union {
    __IOM uint16_t D1FIFO;                      /*!< (@ 0x0000001C) D1FIFO Port Register                                       */
    __IOM uint8_t D1FIFOL;                      /*!< (@ 0x0000001C) D1FIFO Port Register                                       */
  };
  __IM  uint16_t  RESERVED5;
  __IOM uint16_t  CFIFOSEL;                     /*!< (@ 0x00000020) CFIFO Port Select Register                                 */
  __IOM uint16_t  CFIFOCTR;                     /*!< (@ 0x00000022) CFIFO Port Control Register                                */
  __IM  uint16_t  RESERVED6[2];
  __IOM uint16_t  D0FIFOSEL;                    /*!< (@ 0x00000028) D0FIFO Port Select Register                                */
  __IOM uint16_t  D0FIFOCTR;                    /*!< (@ 0x0000002A) D1FIFO Port Control Register                               */
  __IOM uint16_t  D1FIFOSEL;                    /*!< (@ 0x0000002C) D1FIFO Port Select Register                                */
  __IOM uint16_t  D1FIFOCTR;                    /*!< (@ 0x0000002E) D1FIFO Port Control Register                               */
  __IOM uint16_t  INTENB0;                      /*!< (@ 0x00000030) Interrupt Enable Register 0                                */
  __IOM uint16_t  INTENB1;                      /*!< (@ 0x00000032) Interrupt Enable Register 1                                */
  __IM  uint16_t  RESERVED7;
  __IOM uint16_t  BRDYENB;                      /*!< (@ 0x00000036) BRDY Interrupt Enable Register                             */
  __IOM uint16_t  NRDYENB;                      /*!< (@ 0x00000038) NRDY Interrupt Enable Register                             */
  __IOM uint16_t  BEMPENB;                      /*!< (@ 0x0000003A) BEMP Interrupt Enable Register                             */
  __IOM uint16_t  SOFCFG;                       /*!< (@ 0x0000003C) SOF Output Configuration Register                          */
  __IM  uint16_t  RESERVED8;
  __IOM uint16_t  INTSTS0;                      /*!< (@ 0x00000040) Interrupt Status Register 0                                */
  __IOM uint16_t  INTSTS1;                      /*!< (@ 0x00000042) Interrupt Status Register 1                                */
  __IM  uint16_t  RESERVED9;
  __IOM uint16_t  BRDYSTS;                      /*!< (@ 0x00000046) BRDY Interrupt Status Register                             */
  __IOM uint16_t  NRDYSTS;                      /*!< (@ 0x00000048) NRDY Interrupt Status Register                             */
  __IOM uint16_t  BEMPSTS;                      /*!< (@ 0x0000004A) BEMP Interrupt Status Register                             */
  __IOM uint16_t  FRMNUM;                       /*!< (@ 0x0000004C) Frame Number Register                                      */
  __IM  uint16_t  RESERVED10[3];
  __IOM uint16_t  USBREQ;                       /*!< (@ 0x00000054) USB Request Type Register                                  */
  __IOM uint16_t  USBVAL;                       /*!< (@ 0x00000056) USB Request Value Register                                 */
  __IOM uint16_t  USBINDX;                      /*!< (@ 0x00000058) USB Request Index Register                                 */
  __IOM uint16_t  USBLENG;                      /*!< (@ 0x0000005A) USB Request Length Register                                */
  __IOM uint16_t  DCPCFG;                       /*!< (@ 0x0000005C) DCP Configuration Register                                 */
  __IOM uint16_t  DCPMAXP;                      /*!< (@ 0x0000005E) DCP Maximum Packet Size Register                           */
  __IOM uint16_t  DCPCTR;                       /*!< (@ 0x00000060) DCP Control Register                                       */
  __IM  uint16_t  RESERVED11;
  __IOM uint16_t  PIPESEL;                      /*!< (@ 0x00000064) Pipe Window Select Register                                */
  __IM  uint16_t  RESERVED12;
  __IOM uint16_t  PIPECFG;                      /*!< (@ 0x00000068) Pipe Configuration Register                                */
  __IM  uint16_t  RESERVED13;
  __IOM uint16_t  PIPEMAXP;                     /*!< (@ 0x0000006C) Pipe Maximum Packet Size Register                          */
  __IOM uint16_t  PIPEPERI;                     /*!< (@ 0x0000006E) Pipe Cycle Control Register                                */
  __IOM uint16_t  PIPE1CTR;                     /*!< (@ 0x00000070) PIPE1 Control Registers                                    */
  __IOM uint16_t  PIPE2CTR;                     /*!< (@ 0x00000072) PIPE2 Control Registers                                    */
  __IOM uint16_t  PIPE3CTR;                     /*!< (@ 0x00000074) PIPE3 Control Registers                                    */
  __IOM uint16_t  PIPE4CTR;                     /*!< (@ 0x00000076) PIPE4 Control Registers                                    */
  __IOM uint16_t  PIPE5CTR;                     /*!< (@ 0x00000078) PIPE5 Control Registers                                    */
  __IOM uint16_t  PIPE6CTR;                     /*!< (@ 0x0000007A) PIPE6 Control Registers                                    */
  __IOM uint16_t  PIPE7CTR;                     /*!< (@ 0x0000007C) PIPE7 Control Registers                                    */
  __IOM uint16_t  PIPE8CTR;                     /*!< (@ 0x0000007E) PIPE8 Control Registers                                    */
  __IOM uint16_t  PIPE9CTR;                     /*!< (@ 0x00000080) PIPE9 Control Registers                                    */
  __IM  uint16_t  RESERVED14[7];
  __IOM uint16_t  PIPE1TRE;                     /*!< (@ 0x00000090) PIPE1 Transaction Counter Enable Register                  */
  __IOM uint16_t  PIPE1TRN;                     /*!< (@ 0x00000092) PIPE1 Transaction Counter Register                         */
  __IOM uint16_t  PIPE2TRE;                     /*!< (@ 0x00000094) PIPE2 Transaction Counter Enable Register                  */
  __IOM uint16_t  PIPE2TRN;                     /*!< (@ 0x00000096) PIPE2 Transaction Counter Register                         */
  __IOM uint16_t  PIPE3TRE;                     /*!< (@ 0x00000098) PIPE3 Transaction Counter Enable Register                  */
  __IOM uint16_t  PIPE3TRN;                     /*!< (@ 0x0000009A) PIPE3 Transaction Counter Register                         */
  __IOM uint16_t  PIPE4TRE;                     /*!< (@ 0x0000009C) PIPE4 Transaction Counter Enable Register                  */
  __IOM uint16_t  PIPE4TRN;                     /*!< (@ 0x0000009E) PIPE4 Transaction Counter Register                         */
  __IOM uint16_t  PIPE5TRE;                     /*!< (@ 0x000000A0) PIPE5 Transaction Counter Enable Register                  */
  __IOM uint16_t  PIPE5TRN;                     /*!< (@ 0x000000A2) PIPE5 Transaction Counter Register                         */
  __IM  uint16_t  RESERVED15[6];
  __IOM uint16_t  USBBCCTRL;                    /*!< (@ 0x000000B0) BC Control Register 0                                      */
  __IM  uint16_t  RESERVED16[13];
  __IOM uint16_t  USBMC;                        /*!< (@ 0x000000CC) USB Module Control Register                                */
  __IM  uint16_t  RESERVED17;
  __IOM uint16_t  DEVADDn0;                     /*!< (@ 0x000000D0) Device Address 0 Configuration Register                    */
  __IOM uint16_t  DEVADDn1;                     /*!< (@ 0x000000D2) Device Address 1 Configuration Register                    */
  __IOM uint16_t  DEVADDn2;                     /*!< (@ 0x000000D4) Device Address 2 Configuration Register                    */
  __IOM uint16_t  DEVADDn3;                     /*!< (@ 0x000000D6) Device Address 3 Configuration Register                    */
  __IOM uint16_t  DEVADDn4;                     /*!< (@ 0x000000D8) Device Address 4 Configuration Register                    */
  __IOM uint16_t  DEVADDn5;                     /*!< (@ 0x000000DA) Device Address 5 Configuration Register                    */
} USBF_Type;                                    /*!< Size = 220 (0xdc)                                                         */



/* =========================================================================================================================== */
/* ================                                            DBG                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief DBG Controller (DBG)
  */

typedef struct {                                /*!< (@ 0x4001B000) DBG Structure                                              */
  __IM  uint32_t  DBGSTR;                       /*!< (@ 0x00000000) Debug status register                                      */
  __IOM uint32_t  DBGSTOPCR;                    /*!< (@ 0x00000004) Debug Stop Control register                                */
} DBG_Type;                                     /*!< Size = 8 (0x8)                                                            */



/* =========================================================================================================================== */
/* ================                                            BGR                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Temperature Sensor calibration data (BGR)
  */

typedef struct {                                /*!< (@ 0x08500C60) BGR Structure                                              */
  __IM  uint16_t  VBG85;                        /*!< (@ 0x00000000) The A/D conversion value of VBGR at 85 degrees
                                                                    and 3.0V reference voltage                                 */
  __IM  uint16_t  RESERVED;
  __IM  uint16_t  VBG25;                        /*!< (@ 0x00000004) The A/D conversion value of VBGR at 25 degrees
                                                                    and 3.0V reference voltage                                 */
} BGR_Type;                                     /*!< Size = 6 (0x6)                                                            */



/* =========================================================================================================================== */
/* ================                                            TSN                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief Temperature Sensor calibration data (TSN)
  */

typedef struct {                                /*!< (@ 0x08500C68) TSN Structure                                              */
  __IM  int16_t   TSN85;                        /*!< (@ 0x00000000) The A/D conversion value of Temperature Sensor
                                                                    at 85 degrees and 3.0V reference voltage                   */
  __IM  uint16_t  RESERVED;
  __IM  int16_t   TSN25;                        /*!< (@ 0x00000004) The A/D conversion value of Temperature Sensor
                                                                    at 25 degrees and 3.0V reference voltage                   */
} TSN_Type;                                     /*!< Size = 6 (0x6)                                                            */



/* =========================================================================================================================== */
/* ================                                            UID                                            ================ */
/* =========================================================================================================================== */


/**
  * @brief 128-bit Unique ID (UID)
  */

typedef struct {                                /*!< (@ 0x08500E4C) UID Structure                                              */
  __IM  uint32_t  UID0;                         /*!< (@ 0x00000000) UID word 0                                                 */
  __IM  uint32_t  UID1;                         /*!< (@ 0x00000004) UID word 1                                                 */
  __IM  uint32_t  UID2;                         /*!< (@ 0x00000008) UID word 2                                                 */
  __IM  uint32_t  UID3;                         /*!< (@ 0x0000000C) UID word 3                                                 */
} UID_Type;                                     /*!< Size = 16 (0x10)                                                          */


/** @} */ /* End of group Device_Peripheral_peripherals */


/* =========================================================================================================================== */
/* ================                          Device Specific Peripheral Address Map                           ================ */
/* =========================================================================================================================== */


/** @addtogroup Device_Peripheral_peripheralAddr
  * @{
  */

#define CGC_BASE                    0x40020400UL
#define RST_BASE                    0x40020420UL
#define LVD_BASE                    0x40020440UL
#define PORT_BASE                   0x40040000UL
#define DIV_BASE                    0x4001C000UL
#define TM40_BASE                   0x40041D80UL
#define TM81_BASE                   0x40042180UL
#define EPWM_BASE                   0x40044400UL
#define RTC_BASE                    0x40044F00UL
#define PCBZ_BASE                   0x40040FA0UL
#define WDT_BASE                    0x40020404UL
#define ADC_BASE                    0x40045000UL
#define CMP_BASE                    0x40043840UL
#define PGA_BASE                    0x40043840UL
#define SCI0_BASE                   0x40041000UL
#define SCI1_BASE                   0x40041200UL
#define SCI2_BASE                   0x40041400UL
#define SPIHS0_BASE                 0x40042400UL
#define SPIHS1_BASE                 0x40042800UL
#define IICA0_BASE                  0x40041A30UL
#define IICA1_BASE                  0x40042E30UL
#define IRDA_BASE                   0x400440A0UL
#define DMA_BASE                    0x40005000UL
#define DMAVEC_BASE                 0x20000000UL
#define ELC_BASE                    0x40043400UL
#define INT_BASE                    0x40006000UL
#define INTM_BASE                   0x40045B38UL
#define KEY_BASE                    0x40044B30UL
#define MISC_BASE                   0x40040470UL
#define FMC_BASE                    0x40020000UL
#define SAF_BASE                    0x40020100UL
#define QSPI_BASE                   0x64000000UL
#define SSI_BASE                    0x40090000UL
#define LCDB_BASE                   0x40045400UL
#define USBF_BASE                   0x40080000UL
#define DBG_BASE                    0x4001B000UL
#define BGR_BASE                    0x08500C60UL
#define TSN_BASE                    0x08500C68UL
#define UID_BASE                    0x08500E4CUL

/** @} */ /* End of group Device_Peripheral_peripheralAddr */


/* =========================================================================================================================== */
/* ================                                  Peripheral declaration                                   ================ */
/* =========================================================================================================================== */


/** @addtogroup Device_Peripheral_declaration
  * @{
  */

#define CGC                         ((CGC_Type*)               CGC_BASE)
#define RST                         ((RST_Type*)               RST_BASE)
#define LVD                         ((LVD_Type*)               LVD_BASE)
#define PORT                        ((PORT_Type*)              PORT_BASE)
#define DIV                         ((DIV_Type*)               DIV_BASE)
#define TM40                        ((TM40_Type*)              TM40_BASE)
#define TM81                        ((TM81_Type*)              TM81_BASE)
#define EPWM                        ((EPWM_Type*)              EPWM_BASE)
#define RTC                         ((RTC_Type*)               RTC_BASE)
#define PCBZ                        ((PCBZ_Type*)              PCBZ_BASE)
#define WDT                         ((WDT_Type*)               WDT_BASE)
#define ADC                         ((ADC_Type*)               ADC_BASE)
#define CMP                         ((CMP_Type*)               CMP_BASE)
#define PGA                         ((PGA_Type*)               PGA_BASE)
#define SCI0                        ((SCI0_Type*)              SCI0_BASE)
#define SCI1                        ((SCI1_Type*)              SCI1_BASE)
#define SCI2                        ((SCI2_Type*)              SCI2_BASE)
#define SPIHS0                      ((SPIHS0_Type*)            SPIHS0_BASE)
#define SPIHS1                      ((SPIHS1_Type*)            SPIHS1_BASE)
#define IIC0                        ((IICA0_Type*)             IICA0_BASE)
#define IIC1                        ((IICA1_Type*)             IICA1_BASE)
#define IRDA                        ((IRDA_Type*)              IRDA_BASE)
#define DMA                         ((DMA_Type*)               DMA_BASE)
#define DMAVEC                      ((DMAVEC_Type*)            DMAVEC_BASE)
#define ELC                         ((ELC_Type*)               ELC_BASE)
#define INT                         ((INT_Type*)               INT_BASE)
#define INTM                        ((INTM_Type*)              INTM_BASE)
#define KEY                         ((KEY_Type*)               KEY_BASE)
#define MISC                        ((MISC_Type*)              MISC_BASE)
#define FMC                         ((FMC_Type*)               FMC_BASE)
#define SAF                         ((SAF_Type*)               SAF_BASE)
#define QSPI                        ((QSPI_Type*)              QSPI_BASE)
#define SSI                         ((SSI_Type*)               SSI_BASE)
#define LCDB                        ((LCDB_Type*)              LCDB_BASE)
#define USBF                        ((USBF_Type*)              USBF_BASE)
#define DBG                         ((DBG_Type*)               DBG_BASE)
#define BGR                         ((BGR_Type*)               BGR_BASE)
#define TSN                         ((TSN_Type*)               TSN_BASE)
#define UID                         ((UID_Type*)               UID_BASE)

/** @} */ /* End of group Device_Peripheral_declaration */


/* =========================================  End of section using anonymous unions  ========================================= */
#if defined (__CC_ARM)
  #pragma pop
#elif defined (__ICCARM__)
  /* leave anonymous unions enabled */
#elif (__ARMCC_VERSION >= 6010050)
  #pragma clang diagnostic pop
#elif defined (__GNUC__)
  /* anonymous unions are enabled by default */
#elif defined (__TMS470__)
  /* anonymous unions are enabled by default */
#elif defined (__TASKING__)
  #pragma warning restore
#elif defined (__CSMC__)
  /* anonymous unions are enabled by default */
#endif


/* =========================================================================================================================== */
/* ================                                 Pos/Mask Cluster Section                                  ================ */
/* =========================================================================================================================== */


/** @addtogroup PosMask_clusters
  * @{
  */



/* =========================================================================================================================== */
/* ================                                           CTRL                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  DMACR  ========================================================= */
#define CTRL_DMACR_FIFO_Pos               (8UL)                     /*!< CTRL DMACR: FIFO (Bit 8)                              */
#define CTRL_DMACR_FIFO_Msk               (0x100UL)                 /*!< CTRL DMACR: FIFO (Bitfield-Mask: 0x01)                */
#define CTRL_DMACR_SZ_Pos                 (6UL)                     /*!< CTRL DMACR: SZ (Bit 6)                                */
#define CTRL_DMACR_SZ_Msk                 (0xc0UL)                  /*!< CTRL DMACR: SZ (Bitfield-Mask: 0x03)                  */
#define CTRL_DMACR_RPTINT_Pos             (5UL)                     /*!< CTRL DMACR: RPTINT (Bit 5)                            */
#define CTRL_DMACR_RPTINT_Msk             (0x20UL)                  /*!< CTRL DMACR: RPTINT (Bitfield-Mask: 0x01)              */
#define CTRL_DMACR_CHNE_Pos               (4UL)                     /*!< CTRL DMACR: CHNE (Bit 4)                              */
#define CTRL_DMACR_CHNE_Msk               (0x10UL)                  /*!< CTRL DMACR: CHNE (Bitfield-Mask: 0x01)                */
#define CTRL_DMACR_DAMOD_Pos              (3UL)                     /*!< CTRL DMACR: DAMOD (Bit 3)                             */
#define CTRL_DMACR_DAMOD_Msk              (0x8UL)                   /*!< CTRL DMACR: DAMOD (Bitfield-Mask: 0x01)               */
#define CTRL_DMACR_SAMOD_Pos              (2UL)                     /*!< CTRL DMACR: SAMOD (Bit 2)                             */
#define CTRL_DMACR_SAMOD_Msk              (0x4UL)                   /*!< CTRL DMACR: SAMOD (Bitfield-Mask: 0x01)               */
#define CTRL_DMACR_RPTSEL_Pos             (1UL)                     /*!< CTRL DMACR: RPTSEL (Bit 1)                            */
#define CTRL_DMACR_RPTSEL_Msk             (0x2UL)                   /*!< CTRL DMACR: RPTSEL (Bitfield-Mask: 0x01)              */
#define CTRL_DMACR_MODE_Pos               (0UL)                     /*!< CTRL DMACR: MODE (Bit 0)                              */
#define CTRL_DMACR_MODE_Msk               (0x1UL)                   /*!< CTRL DMACR: MODE (Bitfield-Mask: 0x01)                */
/* =========================================================  DMBLS  ========================================================= */
/* =========================================================  DMACT  ========================================================= */
/* =========================================================  DMRLD  ========================================================= */
/* =========================================================  DMSAR  ========================================================= */
/* =========================================================  DMDAR  ========================================================= */


/* =========================================================================================================================== */
/* ================                                            IF                                             ================ */
/* =========================================================================================================================== */

/* ==========================================================  IFL  ========================================================== */
/* ==========================================================  IFH  ========================================================== */


/* =========================================================================================================================== */
/* ================                                            MK                                             ================ */
/* =========================================================================================================================== */

/* ==========================================================  MKL  ========================================================== */
/* ==========================================================  MKH  ========================================================== */

/** @} */ /* End of group PosMask_clusters */


/* =========================================================================================================================== */
/* ================                                Pos/Mask Peripheral Section                                ================ */
/* =========================================================================================================================== */


/** @addtogroup PosMask_peripherals
  * @{
  */



/* =========================================================================================================================== */
/* ================                                            CGC                                            ================ */
/* =========================================================================================================================== */

/* ==========================================================  CMC  ========================================================== */
#define CGC_CMC_AMPH_Pos                  (0UL)                     /*!< CGC CMC: AMPH (Bit 0)                                 */
#define CGC_CMC_AMPH_Msk                  (0x1UL)                   /*!< CGC CMC: AMPH (Bitfield-Mask: 0x01)                   */
#define CGC_CMC_AMPHS_Pos                 (1UL)                     /*!< CGC CMC: AMPHS (Bit 1)                                */
#define CGC_CMC_AMPHS_Msk                 (0x6UL)                   /*!< CGC CMC: AMPHS (Bitfield-Mask: 0x03)                  */
#define CGC_CMC_OSCSELS_Pos               (4UL)                     /*!< CGC CMC: OSCSELS (Bit 4)                              */
#define CGC_CMC_OSCSELS_Msk               (0x10UL)                  /*!< CGC CMC: OSCSELS (Bitfield-Mask: 0x01)                */
#define CGC_CMC_EXCLKS_Pos                (5UL)                     /*!< CGC CMC: EXCLKS (Bit 5)                               */
#define CGC_CMC_EXCLKS_Msk                (0x20UL)                  /*!< CGC CMC: EXCLKS (Bitfield-Mask: 0x01)                 */
#define CGC_CMC_OSCSEL_Pos                (6UL)                     /*!< CGC CMC: OSCSEL (Bit 6)                               */
#define CGC_CMC_OSCSEL_Msk                (0x40UL)                  /*!< CGC CMC: OSCSEL (Bitfield-Mask: 0x01)                 */
#define CGC_CMC_EXCLK_Pos                 (7UL)                     /*!< CGC CMC: EXCLK (Bit 7)                                */
#define CGC_CMC_EXCLK_Msk                 (0x80UL)                  /*!< CGC CMC: EXCLK (Bitfield-Mask: 0x01)                  */
/* ==========================================================  CSC  ========================================================== */
#define CGC_CSC_HIOSTOP_Pos               (0UL)                     /*!< CGC CSC: HIOSTOP (Bit 0)                              */
#define CGC_CSC_HIOSTOP_Msk               (0x1UL)                   /*!< CGC CSC: HIOSTOP (Bitfield-Mask: 0x01)                */
#define CGC_CSC_XTSTOP_Pos                (6UL)                     /*!< CGC CSC: XTSTOP (Bit 6)                               */
#define CGC_CSC_XTSTOP_Msk                (0x40UL)                  /*!< CGC CSC: XTSTOP (Bitfield-Mask: 0x01)                 */
#define CGC_CSC_MSTOP_Pos                 (7UL)                     /*!< CGC CSC: MSTOP (Bit 7)                                */
#define CGC_CSC_MSTOP_Msk                 (0x80UL)                  /*!< CGC CSC: MSTOP (Bitfield-Mask: 0x01)                  */
/* =========================================================  OSTC  ========================================================== */
/* =========================================================  OSTS  ========================================================== */
/* ==========================================================  CKC  ========================================================== */
#define CGC_CKC_MCM0_Pos                  (4UL)                     /*!< CGC CKC: MCM0 (Bit 4)                                 */
#define CGC_CKC_MCM0_Msk                  (0x10UL)                  /*!< CGC CKC: MCM0 (Bitfield-Mask: 0x01)                   */
#define CGC_CKC_MCS_Pos                   (5UL)                     /*!< CGC CKC: MCS (Bit 5)                                  */
#define CGC_CKC_MCS_Msk                   (0x20UL)                  /*!< CGC CKC: MCS (Bitfield-Mask: 0x01)                    */
#define CGC_CKC_CSS_Pos                   (6UL)                     /*!< CGC CKC: CSS (Bit 6)                                  */
#define CGC_CKC_CSS_Msk                   (0x40UL)                  /*!< CGC CKC: CSS (Bitfield-Mask: 0x01)                    */
#define CGC_CKC_CLS_Pos                   (7UL)                     /*!< CGC CKC: CLS (Bit 7)                                  */
#define CGC_CKC_CLS_Msk                   (0x80UL)                  /*!< CGC CKC: CLS (Bitfield-Mask: 0x01)                    */
/* =========================================================  PER0  ========================================================== */
#define CGC_PER0_TM40EN_Pos               (0UL)                     /*!< CGC PER0: TM40EN (Bit 0)                              */
#define CGC_PER0_TM40EN_Msk               (0x1UL)                   /*!< CGC PER0: TM40EN (Bitfield-Mask: 0x01)                */
#define CGC_PER0_TM81EN_Pos               (1UL)                     /*!< CGC PER0: TM81EN (Bit 1)                              */
#define CGC_PER0_TM81EN_Msk               (0x2UL)                   /*!< CGC PER0: TM81EN (Bitfield-Mask: 0x01)                */
#define CGC_PER0_SCI0EN_Pos               (2UL)                     /*!< CGC PER0: SCI0EN (Bit 2)                              */
#define CGC_PER0_SCI0EN_Msk               (0x4UL)                   /*!< CGC PER0: SCI0EN (Bitfield-Mask: 0x01)                */
#define CGC_PER0_SCI1EN_Pos               (3UL)                     /*!< CGC PER0: SCI1EN (Bit 3)                              */
#define CGC_PER0_SCI1EN_Msk               (0x8UL)                   /*!< CGC PER0: SCI1EN (Bitfield-Mask: 0x01)                */
#define CGC_PER0_SCI2EN_Pos               (4UL)                     /*!< CGC PER0: SCI2EN (Bit 4)                              */
#define CGC_PER0_SCI2EN_Msk               (0x10UL)                  /*!< CGC PER0: SCI2EN (Bitfield-Mask: 0x01)                */
#define CGC_PER0_IICA0EN_Pos              (5UL)                     /*!< CGC PER0: IICA0EN (Bit 5)                             */
#define CGC_PER0_IICA0EN_Msk              (0x20UL)                  /*!< CGC PER0: IICA0EN (Bitfield-Mask: 0x01)               */
#define CGC_PER0_IICA1EN_Pos              (6UL)                     /*!< CGC PER0: IICA1EN (Bit 6)                             */
#define CGC_PER0_IICA1EN_Msk              (0x40UL)                  /*!< CGC PER0: IICA1EN (Bitfield-Mask: 0x01)               */
#define CGC_PER0_RTCEN_Pos                (7UL)                     /*!< CGC PER0: RTCEN (Bit 7)                               */
#define CGC_PER0_RTCEN_Msk                (0x80UL)                  /*!< CGC PER0: RTCEN (Bitfield-Mask: 0x01)                 */
/* =========================================================  PER1  ========================================================== */
#define CGC_PER1_ADCEN_Pos                (0UL)                     /*!< CGC PER1: ADCEN (Bit 0)                               */
#define CGC_PER1_ADCEN_Msk                (0x1UL)                   /*!< CGC PER1: ADCEN (Bitfield-Mask: 0x01)                 */
#define CGC_PER1_LCDBEN_Pos               (1UL)                     /*!< CGC PER1: LCDBEN (Bit 1)                              */
#define CGC_PER1_LCDBEN_Msk               (0x2UL)                   /*!< CGC PER1: LCDBEN (Bitfield-Mask: 0x01)                */
#define CGC_PER1_EPWMEN_Pos               (2UL)                     /*!< CGC PER1: EPWMEN (Bit 2)                              */
#define CGC_PER1_EPWMEN_Msk               (0x4UL)                   /*!< CGC PER1: EPWMEN (Bitfield-Mask: 0x01)                */
#define CGC_PER1_DMAEN_Pos                (3UL)                     /*!< CGC PER1: DMAEN (Bit 3)                               */
#define CGC_PER1_DMAEN_Msk                (0x8UL)                   /*!< CGC PER1: DMAEN (Bitfield-Mask: 0x01)                 */
#define CGC_PER1_IRDAEN_Pos               (4UL)                     /*!< CGC PER1: IRDAEN (Bit 4)                              */
#define CGC_PER1_IRDAEN_Msk               (0x10UL)                  /*!< CGC PER1: IRDAEN (Bitfield-Mask: 0x01)                */
#define CGC_PER1_PGACMPEN_Pos             (5UL)                     /*!< CGC PER1: PGACMPEN (Bit 5)                            */
#define CGC_PER1_PGACMPEN_Msk             (0x20UL)                  /*!< CGC PER1: PGACMPEN (Bitfield-Mask: 0x01)              */
#define CGC_PER1_SPIHS0EN_Pos             (6UL)                     /*!< CGC PER1: SPIHS0EN (Bit 6)                            */
#define CGC_PER1_SPIHS0EN_Msk             (0x40UL)                  /*!< CGC PER1: SPIHS0EN (Bitfield-Mask: 0x01)              */
#define CGC_PER1_SPIHS1EN_Pos             (7UL)                     /*!< CGC PER1: SPIHS1EN (Bit 7)                            */
#define CGC_PER1_SPIHS1EN_Msk             (0x80UL)                  /*!< CGC PER1: SPIHS1EN (Bitfield-Mask: 0x01)              */
/* =========================================================  PER2  ========================================================== */
#define CGC_PER2_USBEN_Pos                (0UL)                     /*!< CGC PER2: USBEN (Bit 0)                               */
#define CGC_PER2_USBEN_Msk                (0x1UL)                   /*!< CGC PER2: USBEN (Bitfield-Mask: 0x01)                 */
#define CGC_PER2_SSIEN_Pos                (1UL)                     /*!< CGC PER2: SSIEN (Bit 1)                               */
#define CGC_PER2_SSIEN_Msk                (0x2UL)                   /*!< CGC PER2: SSIEN (Bitfield-Mask: 0x01)                 */
/* =========================================================  OSMC  ========================================================== */
#define CGC_OSMC_WUTMMCK0_Pos             (4UL)                     /*!< CGC OSMC: WUTMMCK0 (Bit 4)                            */
#define CGC_OSMC_WUTMMCK0_Msk             (0x10UL)                  /*!< CGC OSMC: WUTMMCK0 (Bitfield-Mask: 0x01)              */
#define CGC_OSMC_RTCLPC_Pos               (7UL)                     /*!< CGC OSMC: RTCLPC (Bit 7)                              */
#define CGC_OSMC_RTCLPC_Msk               (0x80UL)                  /*!< CGC OSMC: RTCLPC (Bitfield-Mask: 0x01)                */
/* =======================================================  SUBCKSEL  ======================================================== */
#define CGC_SUBCKSEL_SELLOSC_Pos          (0UL)                     /*!< CGC SUBCKSEL: SELLOSC (Bit 0)                         */
#define CGC_SUBCKSEL_SELLOSC_Msk          (0x1UL)                   /*!< CGC SUBCKSEL: SELLOSC (Bitfield-Mask: 0x01)           */
/* ========================================================  HOCODIV  ======================================================== */
/* ========================================================  HIOTRM  ========================================================= */
/* =========================================================  MCKC  ========================================================== */
#define CGC_MCKC_CKSELR_Pos               (0UL)                     /*!< CGC MCKC: CKSELR (Bit 0)                              */
#define CGC_MCKC_CKSELR_Msk               (0x1UL)                   /*!< CGC MCKC: CKSELR (Bitfield-Mask: 0x01)                */
#define CGC_MCKC_PDIV_Pos                 (1UL)                     /*!< CGC MCKC: PDIV (Bit 1)                                */
#define CGC_MCKC_PDIV_Msk                 (0x6UL)                   /*!< CGC MCKC: PDIV (Bitfield-Mask: 0x03)                  */
#define CGC_MCKC_CKSTR_Pos                (7UL)                     /*!< CGC MCKC: CKSTR (Bit 7)                               */
#define CGC_MCKC_CKSTR_Msk                (0x80UL)                  /*!< CGC MCKC: CKSTR (Bitfield-Mask: 0x01)                 */
/* =========================================================  PLLCR  ========================================================= */
#define CGC_PLLCR_PLLON_Pos               (0UL)                     /*!< CGC PLLCR: PLLON (Bit 0)                              */
#define CGC_PLLCR_PLLON_Msk               (0x1UL)                   /*!< CGC PLLCR: PLLON (Bitfield-Mask: 0x01)                */
#define CGC_PLLCR_PLLM_Pos                (1UL)                     /*!< CGC PLLCR: PLLM (Bit 1)                               */
#define CGC_PLLCR_PLLM_Msk                (0x2UL)                   /*!< CGC PLLCR: PLLM (Bitfield-Mask: 0x01)                 */
#define CGC_PLLCR_PLLD_Pos                (2UL)                     /*!< CGC PLLCR: PLLD (Bit 2)                               */
#define CGC_PLLCR_PLLD_Msk                (0xcUL)                   /*!< CGC PLLCR: PLLD (Bitfield-Mask: 0x03)                 */
#define CGC_PLLCR_PLLSRSEL_Pos            (7UL)                     /*!< CGC PLLCR: PLLSRSEL (Bit 7)                           */
#define CGC_PLLCR_PLLSRSEL_Msk            (0x80UL)                  /*!< CGC PLLCR: PLLSRSEL (Bitfield-Mask: 0x01)             */
/* ========================================================  UPLLCR  ========================================================= */
#define CGC_UPLLCR_UPLLON_Pos             (0UL)                     /*!< CGC UPLLCR: UPLLON (Bit 0)                            */
#define CGC_UPLLCR_UPLLON_Msk             (0x1UL)                   /*!< CGC UPLLCR: UPLLON (Bitfield-Mask: 0x01)              */
#define CGC_UPLLCR_UPLLM_Pos              (1UL)                     /*!< CGC UPLLCR: UPLLM (Bit 1)                             */
#define CGC_UPLLCR_UPLLM_Msk              (0x2UL)                   /*!< CGC UPLLCR: UPLLM (Bitfield-Mask: 0x01)               */
#define CGC_UPLLCR_UPLLD_Pos              (2UL)                     /*!< CGC UPLLCR: UPLLD (Bit 2)                             */
#define CGC_UPLLCR_UPLLD_Msk              (0xcUL)                   /*!< CGC UPLLCR: UPLLD (Bitfield-Mask: 0x03)               */
#define CGC_UPLLCR_UPLLSRSEL_Pos          (7UL)                     /*!< CGC UPLLCR: UPLLSRSEL (Bit 7)                         */
#define CGC_UPLLCR_UPLLSRSEL_Msk          (0x80UL)                  /*!< CGC UPLLCR: UPLLSRSEL (Bitfield-Mask: 0x01)           */


/* =========================================================================================================================== */
/* ================                                            RST                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  RESF  ========================================================== */
#define RST_RESF_LVIRF_Pos                (0UL)                     /*!< RST RESF: LVIRF (Bit 0)                               */
#define RST_RESF_LVIRF_Msk                (0x1UL)                   /*!< RST RESF: LVIRF (Bitfield-Mask: 0x01)                 */
#define RST_RESF_IAWRF_Pos                (1UL)                     /*!< RST RESF: IAWRF (Bit 1)                               */
#define RST_RESF_IAWRF_Msk                (0x2UL)                   /*!< RST RESF: IAWRF (Bitfield-Mask: 0x01)                 */
#define RST_RESF_RPERF_Pos                (2UL)                     /*!< RST RESF: RPERF (Bit 2)                               */
#define RST_RESF_RPERF_Msk                (0x4UL)                   /*!< RST RESF: RPERF (Bitfield-Mask: 0x01)                 */
#define RST_RESF_WDTRF_Pos                (4UL)                     /*!< RST RESF: WDTRF (Bit 4)                               */
#define RST_RESF_WDTRF_Msk                (0x10UL)                  /*!< RST RESF: WDTRF (Bitfield-Mask: 0x01)                 */
#define RST_RESF_SYSRF_Pos                (7UL)                     /*!< RST RESF: SYSRF (Bit 7)                               */
#define RST_RESF_SYSRF_Msk                (0x80UL)                  /*!< RST RESF: SYSRF (Bitfield-Mask: 0x01)                 */


/* =========================================================================================================================== */
/* ================                                            LVD                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  LVIM  ========================================================== */
#define LVD_LVIM_LVIF_Pos                 (0UL)                     /*!< LVD LVIM: LVIF (Bit 0)                                */
#define LVD_LVIM_LVIF_Msk                 (0x1UL)                   /*!< LVD LVIM: LVIF (Bitfield-Mask: 0x01)                  */
#define LVD_LVIM_LVIOMSK_Pos              (1UL)                     /*!< LVD LVIM: LVIOMSK (Bit 1)                             */
#define LVD_LVIM_LVIOMSK_Msk              (0x2UL)                   /*!< LVD LVIM: LVIOMSK (Bitfield-Mask: 0x01)               */
#define LVD_LVIM_LVISEN_Pos               (7UL)                     /*!< LVD LVIM: LVISEN (Bit 7)                              */
#define LVD_LVIM_LVISEN_Msk               (0x80UL)                  /*!< LVD LVIM: LVISEN (Bitfield-Mask: 0x01)                */
/* =========================================================  LVIS  ========================================================== */
#define LVD_LVIS_LVILV_Pos                (0UL)                     /*!< LVD LVIS: LVILV (Bit 0)                               */
#define LVD_LVIS_LVILV_Msk                (0x1UL)                   /*!< LVD LVIS: LVILV (Bitfield-Mask: 0x01)                 */
#define LVD_LVIS_LVIMD_Pos                (7UL)                     /*!< LVD LVIS: LVIMD (Bit 7)                               */
#define LVD_LVIS_LVIMD_Msk                (0x80UL)                  /*!< LVD LVIS: LVIMD (Bitfield-Mask: 0x01)                 */


/* =========================================================================================================================== */
/* ================                                           PORT                                            ================ */
/* =========================================================================================================================== */

/* ==========================================================  PMA  ========================================================== */
/* ==========================================================  PMB  ========================================================== */
/* ==========================================================  PMC  ========================================================== */
/* ==========================================================  PMD  ========================================================== */
/* ==========================================================  PMH  ========================================================== */
/* ==========================================================  PA  =========================================================== */
/* ==========================================================  PB  =========================================================== */
/* ==========================================================  PC  =========================================================== */
/* ==========================================================  PD  =========================================================== */
/* ==========================================================  PH  =========================================================== */
/* =========================================================  PSETA  ========================================================= */
/* =========================================================  PSETB  ========================================================= */
/* =========================================================  PSETC  ========================================================= */
/* =========================================================  PSETD  ========================================================= */
/* =========================================================  PSETH  ========================================================= */
/* =========================================================  PCLRA  ========================================================= */
/* =========================================================  PCLRB  ========================================================= */
/* =========================================================  PCLRC  ========================================================= */
/* =========================================================  PCLRD  ========================================================= */
/* =========================================================  PCLRH  ========================================================= */
/* ==========================================================  PUA  ========================================================== */
/* ==========================================================  PUB  ========================================================== */
/* ==========================================================  PUC  ========================================================== */
/* ==========================================================  PUD  ========================================================== */
/* ==========================================================  PUH  ========================================================== */
/* ==========================================================  PDA  ========================================================== */
/* ==========================================================  PDB  ========================================================== */
/* ==========================================================  PDC  ========================================================== */
/* ==========================================================  PDD  ========================================================== */
/* =========================================================  POMA  ========================================================== */
/* =========================================================  POMB  ========================================================== */
/* =========================================================  POMC  ========================================================== */
/* =========================================================  POMD  ========================================================== */
/* =========================================================  POMH  ========================================================== */
/* =========================================================  PMCA  ========================================================== */
/* =========================================================  PMCB  ========================================================== */
/* =========================================================  PMCC  ========================================================== */
/* =========================================================  PMCD  ========================================================== */
/* ========================================================  PREADA  ========================================================= */
/* ========================================================  PREADB  ========================================================= */
/* ========================================================  PREADC  ========================================================= */
/* ========================================================  PREADD  ========================================================= */
/* ========================================================  PREADH  ========================================================= */
/* ========================================================  PB00CFG  ======================================================== */
#define PORT_PB00CFG_CFG_Pos              (0UL)                     /*!< PORT PB00CFG: CFG (Bit 0)                             */
#define PORT_PB00CFG_CFG_Msk              (0xfUL)                   /*!< PORT PB00CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PH04CFG  ======================================================== */
#define PORT_PH04CFG_CFG_Pos              (0UL)                     /*!< PORT PH04CFG: CFG (Bit 0)                             */
#define PORT_PH04CFG_CFG_Msk              (0xfUL)                   /*!< PORT PH04CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PH03CFG  ======================================================== */
#define PORT_PH03CFG_CFG_Pos              (0UL)                     /*!< PORT PH03CFG: CFG (Bit 0)                             */
#define PORT_PH03CFG_CFG_Msk              (0xfUL)                   /*!< PORT PH03CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PH02CFG  ======================================================== */
#define PORT_PH02CFG_CFG_Pos              (0UL)                     /*!< PORT PH02CFG: CFG (Bit 0)                             */
#define PORT_PH02CFG_CFG_Msk              (0xfUL)                   /*!< PORT PH02CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PH01CFG  ======================================================== */
#define PORT_PH01CFG_CFG_Pos              (0UL)                     /*!< PORT PH01CFG: CFG (Bit 0)                             */
#define PORT_PH01CFG_CFG_Msk              (0xfUL)                   /*!< PORT PH01CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PC14CFG  ======================================================== */
#define PORT_PC14CFG_CFG_Pos              (0UL)                     /*!< PORT PC14CFG: CFG (Bit 0)                             */
#define PORT_PC14CFG_CFG_Msk              (0xfUL)                   /*!< PORT PC14CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PC15CFG  ======================================================== */
#define PORT_PC15CFG_CFG_Pos              (0UL)                     /*!< PORT PC15CFG: CFG (Bit 0)                             */
#define PORT_PC15CFG_CFG_Msk              (0xfUL)                   /*!< PORT PC15CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PC08CFG  ======================================================== */
#define PORT_PC08CFG_CFG_Pos              (0UL)                     /*!< PORT PC08CFG: CFG (Bit 0)                             */
#define PORT_PC08CFG_CFG_Msk              (0xfUL)                   /*!< PORT PC08CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PC09CFG  ======================================================== */
#define PORT_PC09CFG_CFG_Pos              (0UL)                     /*!< PORT PC09CFG: CFG (Bit 0)                             */
#define PORT_PC09CFG_CFG_Msk              (0xfUL)                   /*!< PORT PC09CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PC10CFG  ======================================================== */
#define PORT_PC10CFG_CFG_Pos              (0UL)                     /*!< PORT PC10CFG: CFG (Bit 0)                             */
#define PORT_PC10CFG_CFG_Msk              (0xfUL)                   /*!< PORT PC10CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PC11CFG  ======================================================== */
#define PORT_PC11CFG_CFG_Pos              (0UL)                     /*!< PORT PC11CFG: CFG (Bit 0)                             */
#define PORT_PC11CFG_CFG_Msk              (0xfUL)                   /*!< PORT PC11CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PA00CFG  ======================================================== */
#define PORT_PA00CFG_CFG_Pos              (0UL)                     /*!< PORT PA00CFG: CFG (Bit 0)                             */
#define PORT_PA00CFG_CFG_Msk              (0xfUL)                   /*!< PORT PA00CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PA01CFG  ======================================================== */
#define PORT_PA01CFG_CFG_Pos              (0UL)                     /*!< PORT PA01CFG: CFG (Bit 0)                             */
#define PORT_PA01CFG_CFG_Msk              (0xfUL)                   /*!< PORT PA01CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PA02CFG  ======================================================== */
#define PORT_PA02CFG_CFG_Pos              (0UL)                     /*!< PORT PA02CFG: CFG (Bit 0)                             */
#define PORT_PA02CFG_CFG_Msk              (0xfUL)                   /*!< PORT PA02CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PA03CFG  ======================================================== */
#define PORT_PA03CFG_CFG_Pos              (0UL)                     /*!< PORT PA03CFG: CFG (Bit 0)                             */
#define PORT_PA03CFG_CFG_Msk              (0xfUL)                   /*!< PORT PA03CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PD07CFG  ======================================================== */
#define PORT_PD07CFG_CFG_Pos              (0UL)                     /*!< PORT PD07CFG: CFG (Bit 0)                             */
#define PORT_PD07CFG_CFG_Msk              (0xfUL)                   /*!< PORT PD07CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PD08CFG  ======================================================== */
#define PORT_PD08CFG_CFG_Pos              (0UL)                     /*!< PORT PD08CFG: CFG (Bit 0)                             */
#define PORT_PD08CFG_CFG_Msk              (0xfUL)                   /*!< PORT PD08CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PD09CFG  ======================================================== */
#define PORT_PD09CFG_CFG_Pos              (0UL)                     /*!< PORT PD09CFG: CFG (Bit 0)                             */
#define PORT_PD09CFG_CFG_Msk              (0xfUL)                   /*!< PORT PD09CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PD10CFG  ======================================================== */
#define PORT_PD10CFG_CFG_Pos              (0UL)                     /*!< PORT PD10CFG: CFG (Bit 0)                             */
#define PORT_PD10CFG_CFG_Msk              (0xfUL)                   /*!< PORT PD10CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PD11CFG  ======================================================== */
#define PORT_PD11CFG_CFG_Pos              (0UL)                     /*!< PORT PD11CFG: CFG (Bit 0)                             */
#define PORT_PD11CFG_CFG_Msk              (0xfUL)                   /*!< PORT PD11CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PC03CFG  ======================================================== */
#define PORT_PC03CFG_CFG_Pos              (0UL)                     /*!< PORT PC03CFG: CFG (Bit 0)                             */
#define PORT_PC03CFG_CFG_Msk              (0xfUL)                   /*!< PORT PC03CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PC04CFG  ======================================================== */
#define PORT_PC04CFG_CFG_Pos              (0UL)                     /*!< PORT PC04CFG: CFG (Bit 0)                             */
#define PORT_PC04CFG_CFG_Msk              (0xfUL)                   /*!< PORT PC04CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PC05CFG  ======================================================== */
#define PORT_PC05CFG_CFG_Pos              (0UL)                     /*!< PORT PC05CFG: CFG (Bit 0)                             */
#define PORT_PC05CFG_CFG_Msk              (0xfUL)                   /*!< PORT PC05CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PC06CFG  ======================================================== */
#define PORT_PC06CFG_CFG_Pos              (0UL)                     /*!< PORT PC06CFG: CFG (Bit 0)                             */
#define PORT_PC06CFG_CFG_Msk              (0xfUL)                   /*!< PORT PC06CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PC07CFG  ======================================================== */
#define PORT_PC07CFG_CFG_Pos              (0UL)                     /*!< PORT PC07CFG: CFG (Bit 0)                             */
#define PORT_PC07CFG_CFG_Msk              (0xfUL)                   /*!< PORT PC07CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PC12CFG  ======================================================== */
#define PORT_PC12CFG_CFG_Pos              (0UL)                     /*!< PORT PC12CFG: CFG (Bit 0)                             */
#define PORT_PC12CFG_CFG_Msk              (0xfUL)                   /*!< PORT PC12CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PC13CFG  ======================================================== */
#define PORT_PC13CFG_CFG_Pos              (0UL)                     /*!< PORT PC13CFG: CFG (Bit 0)                             */
#define PORT_PC13CFG_CFG_Msk              (0xfUL)                   /*!< PORT PC13CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PA04CFG  ======================================================== */
#define PORT_PA04CFG_CFG_Pos              (0UL)                     /*!< PORT PA04CFG: CFG (Bit 0)                             */
#define PORT_PA04CFG_CFG_Msk              (0xfUL)                   /*!< PORT PA04CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PA05CFG  ======================================================== */
#define PORT_PA05CFG_CFG_Pos              (0UL)                     /*!< PORT PA05CFG: CFG (Bit 0)                             */
#define PORT_PA05CFG_CFG_Msk              (0xfUL)                   /*!< PORT PA05CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PA06CFG  ======================================================== */
#define PORT_PA06CFG_CFG_Pos              (0UL)                     /*!< PORT PA06CFG: CFG (Bit 0)                             */
#define PORT_PA06CFG_CFG_Msk              (0xfUL)                   /*!< PORT PA06CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PA07CFG  ======================================================== */
#define PORT_PA07CFG_CFG_Pos              (0UL)                     /*!< PORT PA07CFG: CFG (Bit 0)                             */
#define PORT_PA07CFG_CFG_Msk              (0xfUL)                   /*!< PORT PA07CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PA08CFG  ======================================================== */
#define PORT_PA08CFG_CFG_Pos              (0UL)                     /*!< PORT PA08CFG: CFG (Bit 0)                             */
#define PORT_PA08CFG_CFG_Msk              (0xfUL)                   /*!< PORT PA08CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PA09CFG  ======================================================== */
#define PORT_PA09CFG_CFG_Pos              (0UL)                     /*!< PORT PA09CFG: CFG (Bit 0)                             */
#define PORT_PA09CFG_CFG_Msk              (0xfUL)                   /*!< PORT PA09CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PA10CFG  ======================================================== */
#define PORT_PA10CFG_CFG_Pos              (0UL)                     /*!< PORT PA10CFG: CFG (Bit 0)                             */
#define PORT_PA10CFG_CFG_Msk              (0xfUL)                   /*!< PORT PA10CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PD00CFG  ======================================================== */
#define PORT_PD00CFG_CFG_Pos              (0UL)                     /*!< PORT PD00CFG: CFG (Bit 0)                             */
#define PORT_PD00CFG_CFG_Msk              (0xfUL)                   /*!< PORT PD00CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PD01CFG  ======================================================== */
#define PORT_PD01CFG_CFG_Pos              (0UL)                     /*!< PORT PD01CFG: CFG (Bit 0)                             */
#define PORT_PD01CFG_CFG_Msk              (0xfUL)                   /*!< PORT PD01CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PD12CFG  ======================================================== */
#define PORT_PD12CFG_CFG_Pos              (0UL)                     /*!< PORT PD12CFG: CFG (Bit 0)                             */
#define PORT_PD12CFG_CFG_Msk              (0xfUL)                   /*!< PORT PD12CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PD13CFG  ======================================================== */
#define PORT_PD13CFG_CFG_Pos              (0UL)                     /*!< PORT PD13CFG: CFG (Bit 0)                             */
#define PORT_PD13CFG_CFG_Msk              (0xfUL)                   /*!< PORT PD13CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PD14CFG  ======================================================== */
#define PORT_PD14CFG_CFG_Pos              (0UL)                     /*!< PORT PD14CFG: CFG (Bit 0)                             */
#define PORT_PD14CFG_CFG_Msk              (0xfUL)                   /*!< PORT PD14CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PD15CFG  ======================================================== */
#define PORT_PD15CFG_CFG_Pos              (0UL)                     /*!< PORT PD15CFG: CFG (Bit 0)                             */
#define PORT_PD15CFG_CFG_Msk              (0xfUL)                   /*!< PORT PD15CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PB01CFG  ======================================================== */
#define PORT_PB01CFG_CFG_Pos              (0UL)                     /*!< PORT PB01CFG: CFG (Bit 0)                             */
#define PORT_PB01CFG_CFG_Msk              (0xfUL)                   /*!< PORT PB01CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PB02CFG  ======================================================== */
#define PORT_PB02CFG_CFG_Pos              (0UL)                     /*!< PORT PB02CFG: CFG (Bit 0)                             */
#define PORT_PB02CFG_CFG_Msk              (0xfUL)                   /*!< PORT PB02CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PB03CFG  ======================================================== */
#define PORT_PB03CFG_CFG_Pos              (0UL)                     /*!< PORT PB03CFG: CFG (Bit 0)                             */
#define PORT_PB03CFG_CFG_Msk              (0xfUL)                   /*!< PORT PB03CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PB04CFG  ======================================================== */
#define PORT_PB04CFG_CFG_Pos              (0UL)                     /*!< PORT PB04CFG: CFG (Bit 0)                             */
#define PORT_PB04CFG_CFG_Msk              (0xfUL)                   /*!< PORT PB04CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PB05CFG  ======================================================== */
#define PORT_PB05CFG_CFG_Pos              (0UL)                     /*!< PORT PB05CFG: CFG (Bit 0)                             */
#define PORT_PB05CFG_CFG_Msk              (0xfUL)                   /*!< PORT PB05CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PB06CFG  ======================================================== */
#define PORT_PB06CFG_CFG_Pos              (0UL)                     /*!< PORT PB06CFG: CFG (Bit 0)                             */
#define PORT_PB06CFG_CFG_Msk              (0xfUL)                   /*!< PORT PB06CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PB07CFG  ======================================================== */
#define PORT_PB07CFG_CFG_Pos              (0UL)                     /*!< PORT PB07CFG: CFG (Bit 0)                             */
#define PORT_PB07CFG_CFG_Msk              (0xfUL)                   /*!< PORT PB07CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PB08CFG  ======================================================== */
#define PORT_PB08CFG_CFG_Pos              (0UL)                     /*!< PORT PB08CFG: CFG (Bit 0)                             */
#define PORT_PB08CFG_CFG_Msk              (0xfUL)                   /*!< PORT PB08CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PC00CFG  ======================================================== */
#define PORT_PC00CFG_CFG_Pos              (0UL)                     /*!< PORT PC00CFG: CFG (Bit 0)                             */
#define PORT_PC00CFG_CFG_Msk              (0xfUL)                   /*!< PORT PC00CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PC01CFG  ======================================================== */
#define PORT_PC01CFG_CFG_Pos              (0UL)                     /*!< PORT PC01CFG: CFG (Bit 0)                             */
#define PORT_PC01CFG_CFG_Msk              (0xfUL)                   /*!< PORT PC01CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PC02CFG  ======================================================== */
#define PORT_PC02CFG_CFG_Pos              (0UL)                     /*!< PORT PC02CFG: CFG (Bit 0)                             */
#define PORT_PC02CFG_CFG_Msk              (0xfUL)                   /*!< PORT PC02CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PA11CFG  ======================================================== */
#define PORT_PA11CFG_CFG_Pos              (0UL)                     /*!< PORT PA11CFG: CFG (Bit 0)                             */
#define PORT_PA11CFG_CFG_Msk              (0xfUL)                   /*!< PORT PA11CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PA12CFG  ======================================================== */
#define PORT_PA12CFG_CFG_Pos              (0UL)                     /*!< PORT PA12CFG: CFG (Bit 0)                             */
#define PORT_PA12CFG_CFG_Msk              (0xfUL)                   /*!< PORT PA12CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PA13CFG  ======================================================== */
#define PORT_PA13CFG_CFG_Pos              (0UL)                     /*!< PORT PA13CFG: CFG (Bit 0)                             */
#define PORT_PA13CFG_CFG_Msk              (0xfUL)                   /*!< PORT PA13CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PA14CFG  ======================================================== */
#define PORT_PA14CFG_CFG_Pos              (0UL)                     /*!< PORT PA14CFG: CFG (Bit 0)                             */
#define PORT_PA14CFG_CFG_Msk              (0xfUL)                   /*!< PORT PA14CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PD02CFG  ======================================================== */
#define PORT_PD02CFG_CFG_Pos              (0UL)                     /*!< PORT PD02CFG: CFG (Bit 0)                             */
#define PORT_PD02CFG_CFG_Msk              (0xfUL)                   /*!< PORT PD02CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PD03CFG  ======================================================== */
#define PORT_PD03CFG_CFG_Pos              (0UL)                     /*!< PORT PD03CFG: CFG (Bit 0)                             */
#define PORT_PD03CFG_CFG_Msk              (0xfUL)                   /*!< PORT PD03CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PD04CFG  ======================================================== */
#define PORT_PD04CFG_CFG_Pos              (0UL)                     /*!< PORT PD04CFG: CFG (Bit 0)                             */
#define PORT_PD04CFG_CFG_Msk              (0xfUL)                   /*!< PORT PD04CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PD05CFG  ======================================================== */
#define PORT_PD05CFG_CFG_Pos              (0UL)                     /*!< PORT PD05CFG: CFG (Bit 0)                             */
#define PORT_PD05CFG_CFG_Msk              (0xfUL)                   /*!< PORT PD05CFG: CFG (Bitfield-Mask: 0x0f)               */
/* ========================================================  PD06CFG  ======================================================== */
#define PORT_PD06CFG_CFG_Pos              (0UL)                     /*!< PORT PD06CFG: CFG (Bit 0)                             */
#define PORT_PD06CFG_CFG_Msk              (0xfUL)                   /*!< PORT PD06CFG: CFG (Bitfield-Mask: 0x0f)               */
/* =======================================================  TI00PCFG  ======================================================== */
#define PORT_TI00PCFG_CFG_Pos             (0UL)                     /*!< PORT TI00PCFG: CFG (Bit 0)                            */
#define PORT_TI00PCFG_CFG_Msk             (0x3fUL)                  /*!< PORT TI00PCFG: CFG (Bitfield-Mask: 0x3f)              */
/* =======================================================  TI01PCFG  ======================================================== */
#define PORT_TI01PCFG_CFG_Pos             (0UL)                     /*!< PORT TI01PCFG: CFG (Bit 0)                            */
#define PORT_TI01PCFG_CFG_Msk             (0x3fUL)                  /*!< PORT TI01PCFG: CFG (Bitfield-Mask: 0x3f)              */
/* =======================================================  TI02PCFG  ======================================================== */
#define PORT_TI02PCFG_CFG_Pos             (0UL)                     /*!< PORT TI02PCFG: CFG (Bit 0)                            */
#define PORT_TI02PCFG_CFG_Msk             (0x3fUL)                  /*!< PORT TI02PCFG: CFG (Bitfield-Mask: 0x3f)              */
/* =======================================================  TI03PCFG  ======================================================== */
#define PORT_TI03PCFG_CFG_Pos             (0UL)                     /*!< PORT TI03PCFG: CFG (Bit 0)                            */
#define PORT_TI03PCFG_CFG_Msk             (0x3fUL)                  /*!< PORT TI03PCFG: CFG (Bitfield-Mask: 0x3f)              */
/* =======================================================  RXD0PCFG  ======================================================== */
#define PORT_RXD0PCFG_CFG_Pos             (0UL)                     /*!< PORT RXD0PCFG: CFG (Bit 0)                            */
#define PORT_RXD0PCFG_CFG_Msk             (0x3fUL)                  /*!< PORT RXD0PCFG: CFG (Bitfield-Mask: 0x3f)              */
/* =======================================================  SDI00PCFG  ======================================================= */
/* =======================================================  SCLA0PCFG  ======================================================= */
#define PORT_SCLA0PCFG_CFG_Pos            (0UL)                     /*!< PORT SCLA0PCFG: CFG (Bit 0)                           */
#define PORT_SCLA0PCFG_CFG_Msk            (0x3fUL)                  /*!< PORT SCLA0PCFG: CFG (Bitfield-Mask: 0x3f)             */
/* =======================================================  SDAA0PCFG  ======================================================= */
#define PORT_SDAA0PCFG_CFG_Pos            (0UL)                     /*!< PORT SDAA0PCFG: CFG (Bit 0)                           */
#define PORT_SDAA0PCFG_CFG_Msk            (0x3fUL)                  /*!< PORT SDAA0PCFG: CFG (Bitfield-Mask: 0x3f)             */
/* =======================================================  TI10PCFG  ======================================================== */
#define PORT_TI10PCFG_CFG_Pos             (0UL)                     /*!< PORT TI10PCFG: CFG (Bit 0)                            */
#define PORT_TI10PCFG_CFG_Msk             (0x3fUL)                  /*!< PORT TI10PCFG: CFG (Bitfield-Mask: 0x3f)              */
/* =======================================================  TI11PCFG  ======================================================== */
#define PORT_TI11PCFG_CFG_Pos             (0UL)                     /*!< PORT TI11PCFG: CFG (Bit 0)                            */
#define PORT_TI11PCFG_CFG_Msk             (0x3fUL)                  /*!< PORT TI11PCFG: CFG (Bitfield-Mask: 0x3f)              */
/* =======================================================  TI12PCFG  ======================================================== */
#define PORT_TI12PCFG_CFG_Pos             (0UL)                     /*!< PORT TI12PCFG: CFG (Bit 0)                            */
#define PORT_TI12PCFG_CFG_Msk             (0x3fUL)                  /*!< PORT TI12PCFG: CFG (Bitfield-Mask: 0x3f)              */
/* =======================================================  TI13PCFG  ======================================================== */
#define PORT_TI13PCFG_CFG_Pos             (0UL)                     /*!< PORT TI13PCFG: CFG (Bit 0)                            */
#define PORT_TI13PCFG_CFG_Msk             (0x3fUL)                  /*!< PORT TI13PCFG: CFG (Bitfield-Mask: 0x3f)              */
/* =======================================================  RXD1PCFG  ======================================================== */
#define PORT_RXD1PCFG_CFG_Pos             (0UL)                     /*!< PORT RXD1PCFG: CFG (Bit 0)                            */
#define PORT_RXD1PCFG_CFG_Msk             (0x3fUL)                  /*!< PORT RXD1PCFG: CFG (Bitfield-Mask: 0x3f)              */
/* =======================================================  IRRXDPCFG  ======================================================= */
/* =======================================================  SDI10PCFG  ======================================================= */
/* ====================================================  SPIHS0_SCKIPCFG  ==================================================== */
#define PORT_SPIHS0_SCKIPCFG_CFG_Pos      (0UL)                     /*!< PORT SPIHS0_SCKIPCFG: CFG (Bit 0)                     */
#define PORT_SPIHS0_SCKIPCFG_CFG_Msk      (0x3fUL)                  /*!< PORT SPIHS0_SCKIPCFG: CFG (Bitfield-Mask: 0x3f)       */
/* =====================================================  SPIHS0_SIPCFG  ===================================================== */
#define PORT_SPIHS0_SIPCFG_CFG_Pos        (0UL)                     /*!< PORT SPIHS0_SIPCFG: CFG (Bit 0)                       */
#define PORT_SPIHS0_SIPCFG_CFG_Msk        (0x3fUL)                  /*!< PORT SPIHS0_SIPCFG: CFG (Bitfield-Mask: 0x3f)         */
/* =====================================================  SPIHS0_MIPCFG  ===================================================== */
#define PORT_SPIHS0_MIPCFG_CFG_Pos        (0UL)                     /*!< PORT SPIHS0_MIPCFG: CFG (Bit 0)                       */
#define PORT_SPIHS0_MIPCFG_CFG_Msk        (0x3fUL)                  /*!< PORT SPIHS0_MIPCFG: CFG (Bitfield-Mask: 0x3f)         */
/* =======================================================  TI14PCFG  ======================================================== */
#define PORT_TI14PCFG_CFG_Pos             (0UL)                     /*!< PORT TI14PCFG: CFG (Bit 0)                            */
#define PORT_TI14PCFG_CFG_Msk             (0x3fUL)                  /*!< PORT TI14PCFG: CFG (Bitfield-Mask: 0x3f)              */
/* =======================================================  TI15PCFG  ======================================================== */
#define PORT_TI15PCFG_CFG_Pos             (0UL)                     /*!< PORT TI15PCFG: CFG (Bit 0)                            */
#define PORT_TI15PCFG_CFG_Msk             (0x3fUL)                  /*!< PORT TI15PCFG: CFG (Bitfield-Mask: 0x3f)              */
/* =======================================================  TI16PCFG  ======================================================== */
#define PORT_TI16PCFG_CFG_Pos             (0UL)                     /*!< PORT TI16PCFG: CFG (Bit 0)                            */
#define PORT_TI16PCFG_CFG_Msk             (0x3fUL)                  /*!< PORT TI16PCFG: CFG (Bitfield-Mask: 0x3f)              */
/* =======================================================  TI17PCFG  ======================================================== */
#define PORT_TI17PCFG_CFG_Pos             (0UL)                     /*!< PORT TI17PCFG: CFG (Bit 0)                            */
#define PORT_TI17PCFG_CFG_Msk             (0x3fUL)                  /*!< PORT TI17PCFG: CFG (Bitfield-Mask: 0x3f)              */
/* =======================================================  RXD2PCFG  ======================================================== */
#define PORT_RXD2PCFG_CFG_Pos             (0UL)                     /*!< PORT RXD2PCFG: CFG (Bit 0)                            */
#define PORT_RXD2PCFG_CFG_Msk             (0x3fUL)                  /*!< PORT RXD2PCFG: CFG (Bitfield-Mask: 0x3f)              */
/* =======================================================  SDI20PCFG  ======================================================= */
/* ====================================================  SPIHS1_NSSPCFG  ===================================================== */
#define PORT_SPIHS1_NSSPCFG_CFG_Pos       (0UL)                     /*!< PORT SPIHS1_NSSPCFG: CFG (Bit 0)                      */
#define PORT_SPIHS1_NSSPCFG_CFG_Msk       (0x3fUL)                  /*!< PORT SPIHS1_NSSPCFG: CFG (Bitfield-Mask: 0x3f)        */
/* =======================================================  SCLA1PCFG  ======================================================= */
#define PORT_SCLA1PCFG_CFG_Pos            (0UL)                     /*!< PORT SCLA1PCFG: CFG (Bit 0)                           */
#define PORT_SCLA1PCFG_CFG_Msk            (0x3fUL)                  /*!< PORT SCLA1PCFG: CFG (Bitfield-Mask: 0x3f)             */
/* =======================================================  SDAA1PCFG  ======================================================= */
#define PORT_SDAA1PCFG_CFG_Pos            (0UL)                     /*!< PORT SDAA1PCFG: CFG (Bit 0)                           */
#define PORT_SDAA1PCFG_CFG_Msk            (0x3fUL)                  /*!< PORT SDAA1PCFG: CFG (Bitfield-Mask: 0x3f)             */
/* =======================================================  INTP0PCFG  ======================================================= */
#define PORT_INTP0PCFG_CFG_Pos            (0UL)                     /*!< PORT INTP0PCFG: CFG (Bit 0)                           */
#define PORT_INTP0PCFG_CFG_Msk            (0x7UL)                   /*!< PORT INTP0PCFG: CFG (Bitfield-Mask: 0x07)             */
/* =======================================================  INTP1PCFG  ======================================================= */
#define PORT_INTP1PCFG_CFG_Pos            (0UL)                     /*!< PORT INTP1PCFG: CFG (Bit 0)                           */
#define PORT_INTP1PCFG_CFG_Msk            (0x7UL)                   /*!< PORT INTP1PCFG: CFG (Bitfield-Mask: 0x07)             */
/* =======================================================  INTP2PCFG  ======================================================= */
#define PORT_INTP2PCFG_CFG_Pos            (0UL)                     /*!< PORT INTP2PCFG: CFG (Bit 0)                           */
#define PORT_INTP2PCFG_CFG_Msk            (0x7UL)                   /*!< PORT INTP2PCFG: CFG (Bitfield-Mask: 0x07)             */
/* =======================================================  INTP3PCFG  ======================================================= */
#define PORT_INTP3PCFG_CFG_Pos            (0UL)                     /*!< PORT INTP3PCFG: CFG (Bit 0)                           */
#define PORT_INTP3PCFG_CFG_Msk            (0x7UL)                   /*!< PORT INTP3PCFG: CFG (Bitfield-Mask: 0x07)             */
/* =======================================================  INTP4PCFG  ======================================================= */
#define PORT_INTP4PCFG_CFG_Pos            (0UL)                     /*!< PORT INTP4PCFG: CFG (Bit 0)                           */
#define PORT_INTP4PCFG_CFG_Msk            (0x7UL)                   /*!< PORT INTP4PCFG: CFG (Bitfield-Mask: 0x07)             */
/* =======================================================  INTP5PCFG  ======================================================= */
#define PORT_INTP5PCFG_CFG_Pos            (0UL)                     /*!< PORT INTP5PCFG: CFG (Bit 0)                           */
#define PORT_INTP5PCFG_CFG_Msk            (0x7UL)                   /*!< PORT INTP5PCFG: CFG (Bitfield-Mask: 0x07)             */
/* =======================================================  INTP6PCFG  ======================================================= */
#define PORT_INTP6PCFG_CFG_Pos            (0UL)                     /*!< PORT INTP6PCFG: CFG (Bit 0)                           */
#define PORT_INTP6PCFG_CFG_Msk            (0x7UL)                   /*!< PORT INTP6PCFG: CFG (Bitfield-Mask: 0x07)             */
/* =======================================================  INTP7PCFG  ======================================================= */
#define PORT_INTP7PCFG_CFG_Pos            (0UL)                     /*!< PORT INTP7PCFG: CFG (Bit 0)                           */
#define PORT_INTP7PCFG_CFG_Msk            (0x7UL)                   /*!< PORT INTP7PCFG: CFG (Bitfield-Mask: 0x07)             */
/* ========================================================  USBPMR  ========================================================= */
#define PORT_USBPMR_DMPMR_Pos             (0UL)                     /*!< PORT USBPMR: DMPMR (Bit 0)                            */
#define PORT_USBPMR_DMPMR_Msk             (0x3UL)                   /*!< PORT USBPMR: DMPMR (Bitfield-Mask: 0x03)              */
/* ========================================================  USBPRCR  ======================================================== */


/* =========================================================================================================================== */
/* ================                                            DIV                                            ================ */
/* =========================================================================================================================== */

/* =======================================================  DIVIDEND  ======================================================== */
/* ========================================================  DIVISOR  ======================================================== */
/* =======================================================  QUOTIENT  ======================================================== */
/* =======================================================  REMAINDER  ======================================================= */
/* ========================================================  STATUS  ========================================================= */
#define DIV_STATUS_BUSY_Pos               (8UL)                     /*!< DIV STATUS: BUSY (Bit 8)                              */
#define DIV_STATUS_BUSY_Msk               (0x100UL)                 /*!< DIV STATUS: BUSY (Bitfield-Mask: 0x01)                */
#define DIV_STATUS_DIVBYZERO_Pos          (9UL)                     /*!< DIV STATUS: DIVBYZERO (Bit 9)                         */
#define DIV_STATUS_DIVBYZERO_Msk          (0x200UL)                 /*!< DIV STATUS: DIVBYZERO (Bitfield-Mask: 0x01)           */


/* =========================================================================================================================== */
/* ================                                           TM40                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  TCR0  ========================================================== */
/* =========================================================  TMR00  ========================================================= */
#define TM40_TMR00_MD_Pos                 (0UL)                     /*!< TM40 TMR00: MD (Bit 0)                                */
#define TM40_TMR00_MD_Msk                 (0xfUL)                   /*!< TM40 TMR00: MD (Bitfield-Mask: 0x0f)                  */
#define TM40_TMR00_CIS_Pos                (6UL)                     /*!< TM40 TMR00: CIS (Bit 6)                               */
#define TM40_TMR00_CIS_Msk                (0xc0UL)                  /*!< TM40 TMR00: CIS (Bitfield-Mask: 0x03)                 */
#define TM40_TMR00_STS_Pos                (8UL)                     /*!< TM40 TMR00: STS (Bit 8)                               */
#define TM40_TMR00_STS_Msk                (0x700UL)                 /*!< TM40 TMR00: STS (Bitfield-Mask: 0x07)                 */
#define TM40_TMR00_CCS_Pos                (12UL)                    /*!< TM40 TMR00: CCS (Bit 12)                              */
#define TM40_TMR00_CCS_Msk                (0x1000UL)                /*!< TM40 TMR00: CCS (Bitfield-Mask: 0x01)                 */
#define TM40_TMR00_CKS_Pos                (14UL)                    /*!< TM40 TMR00: CKS (Bit 14)                              */
#define TM40_TMR00_CKS_Msk                (0xc000UL)                /*!< TM40 TMR00: CKS (Bitfield-Mask: 0x03)                 */
/* =========================================================  TMR01  ========================================================= */
#define TM40_TMR01_MD_Pos                 (0UL)                     /*!< TM40 TMR01: MD (Bit 0)                                */
#define TM40_TMR01_MD_Msk                 (0xfUL)                   /*!< TM40 TMR01: MD (Bitfield-Mask: 0x0f)                  */
#define TM40_TMR01_CIS_Pos                (6UL)                     /*!< TM40 TMR01: CIS (Bit 6)                               */
#define TM40_TMR01_CIS_Msk                (0xc0UL)                  /*!< TM40 TMR01: CIS (Bitfield-Mask: 0x03)                 */
#define TM40_TMR01_STS_Pos                (8UL)                     /*!< TM40 TMR01: STS (Bit 8)                               */
#define TM40_TMR01_STS_Msk                (0x700UL)                 /*!< TM40 TMR01: STS (Bitfield-Mask: 0x07)                 */
#define TM40_TMR01_SPLIT_Pos              (11UL)                    /*!< TM40 TMR01: SPLIT (Bit 11)                            */
#define TM40_TMR01_SPLIT_Msk              (0x800UL)                 /*!< TM40 TMR01: SPLIT (Bitfield-Mask: 0x01)               */
#define TM40_TMR01_CCS_Pos                (12UL)                    /*!< TM40 TMR01: CCS (Bit 12)                              */
#define TM40_TMR01_CCS_Msk                (0x1000UL)                /*!< TM40 TMR01: CCS (Bitfield-Mask: 0x01)                 */
#define TM40_TMR01_CKS_Pos                (14UL)                    /*!< TM40 TMR01: CKS (Bit 14)                              */
#define TM40_TMR01_CKS_Msk                (0xc000UL)                /*!< TM40 TMR01: CKS (Bitfield-Mask: 0x03)                 */
/* =========================================================  TMR02  ========================================================= */
#define TM40_TMR02_MD_Pos                 (0UL)                     /*!< TM40 TMR02: MD (Bit 0)                                */
#define TM40_TMR02_MD_Msk                 (0xfUL)                   /*!< TM40 TMR02: MD (Bitfield-Mask: 0x0f)                  */
#define TM40_TMR02_CIS_Pos                (6UL)                     /*!< TM40 TMR02: CIS (Bit 6)                               */
#define TM40_TMR02_CIS_Msk                (0xc0UL)                  /*!< TM40 TMR02: CIS (Bitfield-Mask: 0x03)                 */
#define TM40_TMR02_STS_Pos                (8UL)                     /*!< TM40 TMR02: STS (Bit 8)                               */
#define TM40_TMR02_STS_Msk                (0x700UL)                 /*!< TM40 TMR02: STS (Bitfield-Mask: 0x07)                 */
#define TM40_TMR02_MASTER_Pos             (11UL)                    /*!< TM40 TMR02: MASTER (Bit 11)                           */
#define TM40_TMR02_MASTER_Msk             (0x800UL)                 /*!< TM40 TMR02: MASTER (Bitfield-Mask: 0x01)              */
#define TM40_TMR02_CCS_Pos                (12UL)                    /*!< TM40 TMR02: CCS (Bit 12)                              */
#define TM40_TMR02_CCS_Msk                (0x1000UL)                /*!< TM40 TMR02: CCS (Bitfield-Mask: 0x01)                 */
#define TM40_TMR02_CKS_Pos                (14UL)                    /*!< TM40 TMR02: CKS (Bit 14)                              */
#define TM40_TMR02_CKS_Msk                (0xc000UL)                /*!< TM40 TMR02: CKS (Bitfield-Mask: 0x03)                 */
/* =========================================================  TMR03  ========================================================= */
#define TM40_TMR03_MD_Pos                 (0UL)                     /*!< TM40 TMR03: MD (Bit 0)                                */
#define TM40_TMR03_MD_Msk                 (0xfUL)                   /*!< TM40 TMR03: MD (Bitfield-Mask: 0x0f)                  */
#define TM40_TMR03_CIS_Pos                (6UL)                     /*!< TM40 TMR03: CIS (Bit 6)                               */
#define TM40_TMR03_CIS_Msk                (0xc0UL)                  /*!< TM40 TMR03: CIS (Bitfield-Mask: 0x03)                 */
#define TM40_TMR03_STS_Pos                (8UL)                     /*!< TM40 TMR03: STS (Bit 8)                               */
#define TM40_TMR03_STS_Msk                (0x700UL)                 /*!< TM40 TMR03: STS (Bitfield-Mask: 0x07)                 */
#define TM40_TMR03_SPLIT_Pos              (11UL)                    /*!< TM40 TMR03: SPLIT (Bit 11)                            */
#define TM40_TMR03_SPLIT_Msk              (0x800UL)                 /*!< TM40 TMR03: SPLIT (Bitfield-Mask: 0x01)               */
#define TM40_TMR03_CCS_Pos                (12UL)                    /*!< TM40 TMR03: CCS (Bit 12)                              */
#define TM40_TMR03_CCS_Msk                (0x1000UL)                /*!< TM40 TMR03: CCS (Bitfield-Mask: 0x01)                 */
#define TM40_TMR03_CKS_Pos                (14UL)                    /*!< TM40 TMR03: CKS (Bit 14)                              */
#define TM40_TMR03_CKS_Msk                (0xc000UL)                /*!< TM40 TMR03: CKS (Bitfield-Mask: 0x03)                 */
/* =========================================================  TSR00  ========================================================= */
#define TM40_TSR00_OVF_Pos                (0UL)                     /*!< TM40 TSR00: OVF (Bit 0)                               */
#define TM40_TSR00_OVF_Msk                (0x1UL)                   /*!< TM40 TSR00: OVF (Bitfield-Mask: 0x01)                 */
/* =========================================================  TSR01  ========================================================= */
#define TM40_TSR01_OVF_Pos                (0UL)                     /*!< TM40 TSR01: OVF (Bit 0)                               */
#define TM40_TSR01_OVF_Msk                (0x1UL)                   /*!< TM40 TSR01: OVF (Bitfield-Mask: 0x01)                 */
/* =========================================================  TSR02  ========================================================= */
#define TM40_TSR02_OVF_Pos                (0UL)                     /*!< TM40 TSR02: OVF (Bit 0)                               */
#define TM40_TSR02_OVF_Msk                (0x1UL)                   /*!< TM40 TSR02: OVF (Bitfield-Mask: 0x01)                 */
/* =========================================================  TSR03  ========================================================= */
#define TM40_TSR03_OVF_Pos                (0UL)                     /*!< TM40 TSR03: OVF (Bit 0)                               */
#define TM40_TSR03_OVF_Msk                (0x1UL)                   /*!< TM40 TSR03: OVF (Bitfield-Mask: 0x01)                 */
/* ==========================================================  TE0  ========================================================== */
#define TM40_TE0_TE00_Pos                 (0UL)                     /*!< TM40 TE0: TE00 (Bit 0)                                */
#define TM40_TE0_TE00_Msk                 (0x1UL)                   /*!< TM40 TE0: TE00 (Bitfield-Mask: 0x01)                  */
#define TM40_TE0_TE01_Pos                 (1UL)                     /*!< TM40 TE0: TE01 (Bit 1)                                */
#define TM40_TE0_TE01_Msk                 (0x2UL)                   /*!< TM40 TE0: TE01 (Bitfield-Mask: 0x01)                  */
#define TM40_TE0_TE02_Pos                 (2UL)                     /*!< TM40 TE0: TE02 (Bit 2)                                */
#define TM40_TE0_TE02_Msk                 (0x4UL)                   /*!< TM40 TE0: TE02 (Bitfield-Mask: 0x01)                  */
#define TM40_TE0_TE03_Pos                 (3UL)                     /*!< TM40 TE0: TE03 (Bit 3)                                */
#define TM40_TE0_TE03_Msk                 (0x8UL)                   /*!< TM40 TE0: TE03 (Bitfield-Mask: 0x01)                  */
#define TM40_TE0_TEH01_Pos                (9UL)                     /*!< TM40 TE0: TEH01 (Bit 9)                               */
#define TM40_TE0_TEH01_Msk                (0x200UL)                 /*!< TM40 TE0: TEH01 (Bitfield-Mask: 0x01)                 */
#define TM40_TE0_TEH03_Pos                (11UL)                    /*!< TM40 TE0: TEH03 (Bit 11)                              */
#define TM40_TE0_TEH03_Msk                (0x800UL)                 /*!< TM40 TE0: TEH03 (Bitfield-Mask: 0x01)                 */
/* ==========================================================  TS0  ========================================================== */
#define TM40_TS0_TS00_Pos                 (0UL)                     /*!< TM40 TS0: TS00 (Bit 0)                                */
#define TM40_TS0_TS00_Msk                 (0x1UL)                   /*!< TM40 TS0: TS00 (Bitfield-Mask: 0x01)                  */
#define TM40_TS0_TS01_Pos                 (1UL)                     /*!< TM40 TS0: TS01 (Bit 1)                                */
#define TM40_TS0_TS01_Msk                 (0x2UL)                   /*!< TM40 TS0: TS01 (Bitfield-Mask: 0x01)                  */
#define TM40_TS0_TS02_Pos                 (2UL)                     /*!< TM40 TS0: TS02 (Bit 2)                                */
#define TM40_TS0_TS02_Msk                 (0x4UL)                   /*!< TM40 TS0: TS02 (Bitfield-Mask: 0x01)                  */
#define TM40_TS0_TS03_Pos                 (3UL)                     /*!< TM40 TS0: TS03 (Bit 3)                                */
#define TM40_TS0_TS03_Msk                 (0x8UL)                   /*!< TM40 TS0: TS03 (Bitfield-Mask: 0x01)                  */
#define TM40_TS0_TSH01_Pos                (9UL)                     /*!< TM40 TS0: TSH01 (Bit 9)                               */
#define TM40_TS0_TSH01_Msk                (0x200UL)                 /*!< TM40 TS0: TSH01 (Bitfield-Mask: 0x01)                 */
#define TM40_TS0_TSH03_Pos                (11UL)                    /*!< TM40 TS0: TSH03 (Bit 11)                              */
#define TM40_TS0_TSH03_Msk                (0x800UL)                 /*!< TM40 TS0: TSH03 (Bitfield-Mask: 0x01)                 */
/* ==========================================================  TT0  ========================================================== */
#define TM40_TT0_TT00_Pos                 (0UL)                     /*!< TM40 TT0: TT00 (Bit 0)                                */
#define TM40_TT0_TT00_Msk                 (0x1UL)                   /*!< TM40 TT0: TT00 (Bitfield-Mask: 0x01)                  */
#define TM40_TT0_TT01_Pos                 (1UL)                     /*!< TM40 TT0: TT01 (Bit 1)                                */
#define TM40_TT0_TT01_Msk                 (0x2UL)                   /*!< TM40 TT0: TT01 (Bitfield-Mask: 0x01)                  */
#define TM40_TT0_TT02_Pos                 (2UL)                     /*!< TM40 TT0: TT02 (Bit 2)                                */
#define TM40_TT0_TT02_Msk                 (0x4UL)                   /*!< TM40 TT0: TT02 (Bitfield-Mask: 0x01)                  */
#define TM40_TT0_TT03_Pos                 (3UL)                     /*!< TM40 TT0: TT03 (Bit 3)                                */
#define TM40_TT0_TT03_Msk                 (0x8UL)                   /*!< TM40 TT0: TT03 (Bitfield-Mask: 0x01)                  */
#define TM40_TT0_TTH01_Pos                (9UL)                     /*!< TM40 TT0: TTH01 (Bit 9)                               */
#define TM40_TT0_TTH01_Msk                (0x200UL)                 /*!< TM40 TT0: TTH01 (Bitfield-Mask: 0x01)                 */
#define TM40_TT0_TTH03_Pos                (11UL)                    /*!< TM40 TT0: TTH03 (Bit 11)                              */
#define TM40_TT0_TTH03_Msk                (0x800UL)                 /*!< TM40 TT0: TTH03 (Bitfield-Mask: 0x01)                 */
/* =========================================================  TPS0  ========================================================== */
#define TM40_TPS0_PRS00_Pos               (0UL)                     /*!< TM40 TPS0: PRS00 (Bit 0)                              */
#define TM40_TPS0_PRS00_Msk               (0xfUL)                   /*!< TM40 TPS0: PRS00 (Bitfield-Mask: 0x0f)                */
#define TM40_TPS0_PRS01_Pos               (4UL)                     /*!< TM40 TPS0: PRS01 (Bit 4)                              */
#define TM40_TPS0_PRS01_Msk               (0xf0UL)                  /*!< TM40 TPS0: PRS01 (Bitfield-Mask: 0x0f)                */
#define TM40_TPS0_PRS02_Pos               (8UL)                     /*!< TM40 TPS0: PRS02 (Bit 8)                              */
#define TM40_TPS0_PRS02_Msk               (0x300UL)                 /*!< TM40 TPS0: PRS02 (Bitfield-Mask: 0x03)                */
#define TM40_TPS0_PRS03_Pos               (12UL)                    /*!< TM40 TPS0: PRS03 (Bit 12)                             */
#define TM40_TPS0_PRS03_Msk               (0x3000UL)                /*!< TM40 TPS0: PRS03 (Bitfield-Mask: 0x03)                */
/* ==========================================================  TO0  ========================================================== */
#define TM40_TO0_TO00_Pos                 (0UL)                     /*!< TM40 TO0: TO00 (Bit 0)                                */
#define TM40_TO0_TO00_Msk                 (0x1UL)                   /*!< TM40 TO0: TO00 (Bitfield-Mask: 0x01)                  */
#define TM40_TO0_TO01_Pos                 (1UL)                     /*!< TM40 TO0: TO01 (Bit 1)                                */
#define TM40_TO0_TO01_Msk                 (0x2UL)                   /*!< TM40 TO0: TO01 (Bitfield-Mask: 0x01)                  */
#define TM40_TO0_TO02_Pos                 (2UL)                     /*!< TM40 TO0: TO02 (Bit 2)                                */
#define TM40_TO0_TO02_Msk                 (0x4UL)                   /*!< TM40 TO0: TO02 (Bitfield-Mask: 0x01)                  */
#define TM40_TO0_TO03_Pos                 (3UL)                     /*!< TM40 TO0: TO03 (Bit 3)                                */
#define TM40_TO0_TO03_Msk                 (0x8UL)                   /*!< TM40 TO0: TO03 (Bitfield-Mask: 0x01)                  */
/* =========================================================  TOE0  ========================================================== */
#define TM40_TOE0_TOE00_Pos               (0UL)                     /*!< TM40 TOE0: TOE00 (Bit 0)                              */
#define TM40_TOE0_TOE00_Msk               (0x1UL)                   /*!< TM40 TOE0: TOE00 (Bitfield-Mask: 0x01)                */
#define TM40_TOE0_TOE01_Pos               (1UL)                     /*!< TM40 TOE0: TOE01 (Bit 1)                              */
#define TM40_TOE0_TOE01_Msk               (0x2UL)                   /*!< TM40 TOE0: TOE01 (Bitfield-Mask: 0x01)                */
#define TM40_TOE0_TOE02_Pos               (2UL)                     /*!< TM40 TOE0: TOE02 (Bit 2)                              */
#define TM40_TOE0_TOE02_Msk               (0x4UL)                   /*!< TM40 TOE0: TOE02 (Bitfield-Mask: 0x01)                */
#define TM40_TOE0_TOE03_Pos               (3UL)                     /*!< TM40 TOE0: TOE03 (Bit 3)                              */
#define TM40_TOE0_TOE03_Msk               (0x8UL)                   /*!< TM40 TOE0: TOE03 (Bitfield-Mask: 0x01)                */
/* =========================================================  TOL0  ========================================================== */
#define TM40_TOL0_TOL01_Pos               (1UL)                     /*!< TM40 TOL0: TOL01 (Bit 1)                              */
#define TM40_TOL0_TOL01_Msk               (0x2UL)                   /*!< TM40 TOL0: TOL01 (Bitfield-Mask: 0x01)                */
#define TM40_TOL0_TOL02_Pos               (2UL)                     /*!< TM40 TOL0: TOL02 (Bit 2)                              */
#define TM40_TOL0_TOL02_Msk               (0x4UL)                   /*!< TM40 TOL0: TOL02 (Bitfield-Mask: 0x01)                */
#define TM40_TOL0_TOL03_Pos               (3UL)                     /*!< TM40 TOL0: TOL03 (Bit 3)                              */
#define TM40_TOL0_TOL03_Msk               (0x8UL)                   /*!< TM40 TOL0: TOL03 (Bitfield-Mask: 0x01)                */
/* =========================================================  TOM0  ========================================================== */
#define TM40_TOM0_TOM01_Pos               (1UL)                     /*!< TM40 TOM0: TOM01 (Bit 1)                              */
#define TM40_TOM0_TOM01_Msk               (0x2UL)                   /*!< TM40 TOM0: TOM01 (Bitfield-Mask: 0x01)                */
#define TM40_TOM0_TOM02_Pos               (2UL)                     /*!< TM40 TOM0: TOM02 (Bit 2)                              */
#define TM40_TOM0_TOM02_Msk               (0x4UL)                   /*!< TM40 TOM0: TOM02 (Bitfield-Mask: 0x01)                */
#define TM40_TOM0_TOM03_Pos               (3UL)                     /*!< TM40 TOM0: TOM03 (Bit 3)                              */
#define TM40_TOM0_TOM03_Msk               (0x8UL)                   /*!< TM40 TOM0: TOM03 (Bitfield-Mask: 0x01)                */
/* =========================================================  TDR0  ========================================================== */
/* =========================================================  TDR0  ========================================================== */
/* ========================================================  TDR01L  ========================================================= */
/* ========================================================  TDR01H  ========================================================= */
/* ========================================================  TDR03L  ========================================================= */
/* ========================================================  TDR03H  ========================================================= */


/* =========================================================================================================================== */
/* ================                                           TM81                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  TCR1  ========================================================== */
/* =========================================================  TMR10  ========================================================= */
#define TM81_TMR10_MD_Pos                 (0UL)                     /*!< TM81 TMR10: MD (Bit 0)                                */
#define TM81_TMR10_MD_Msk                 (0xfUL)                   /*!< TM81 TMR10: MD (Bitfield-Mask: 0x0f)                  */
#define TM81_TMR10_CIS_Pos                (6UL)                     /*!< TM81 TMR10: CIS (Bit 6)                               */
#define TM81_TMR10_CIS_Msk                (0xc0UL)                  /*!< TM81 TMR10: CIS (Bitfield-Mask: 0x03)                 */
#define TM81_TMR10_STS_Pos                (8UL)                     /*!< TM81 TMR10: STS (Bit 8)                               */
#define TM81_TMR10_STS_Msk                (0x700UL)                 /*!< TM81 TMR10: STS (Bitfield-Mask: 0x07)                 */
#define TM81_TMR10_CCS_Pos                (12UL)                    /*!< TM81 TMR10: CCS (Bit 12)                              */
#define TM81_TMR10_CCS_Msk                (0x1000UL)                /*!< TM81 TMR10: CCS (Bitfield-Mask: 0x01)                 */
#define TM81_TMR10_CKS_Pos                (14UL)                    /*!< TM81 TMR10: CKS (Bit 14)                              */
#define TM81_TMR10_CKS_Msk                (0xc000UL)                /*!< TM81 TMR10: CKS (Bitfield-Mask: 0x03)                 */
/* =========================================================  TMR11  ========================================================= */
#define TM81_TMR11_MD_Pos                 (0UL)                     /*!< TM81 TMR11: MD (Bit 0)                                */
#define TM81_TMR11_MD_Msk                 (0xfUL)                   /*!< TM81 TMR11: MD (Bitfield-Mask: 0x0f)                  */
#define TM81_TMR11_CIS_Pos                (6UL)                     /*!< TM81 TMR11: CIS (Bit 6)                               */
#define TM81_TMR11_CIS_Msk                (0xc0UL)                  /*!< TM81 TMR11: CIS (Bitfield-Mask: 0x03)                 */
#define TM81_TMR11_STS_Pos                (8UL)                     /*!< TM81 TMR11: STS (Bit 8)                               */
#define TM81_TMR11_STS_Msk                (0x700UL)                 /*!< TM81 TMR11: STS (Bitfield-Mask: 0x07)                 */
#define TM81_TMR11_SPLIT_Pos              (11UL)                    /*!< TM81 TMR11: SPLIT (Bit 11)                            */
#define TM81_TMR11_SPLIT_Msk              (0x800UL)                 /*!< TM81 TMR11: SPLIT (Bitfield-Mask: 0x01)               */
#define TM81_TMR11_CCS_Pos                (12UL)                    /*!< TM81 TMR11: CCS (Bit 12)                              */
#define TM81_TMR11_CCS_Msk                (0x1000UL)                /*!< TM81 TMR11: CCS (Bitfield-Mask: 0x01)                 */
#define TM81_TMR11_CKS_Pos                (14UL)                    /*!< TM81 TMR11: CKS (Bit 14)                              */
#define TM81_TMR11_CKS_Msk                (0xc000UL)                /*!< TM81 TMR11: CKS (Bitfield-Mask: 0x03)                 */
/* =========================================================  TMR12  ========================================================= */
#define TM81_TMR12_MD_Pos                 (0UL)                     /*!< TM81 TMR12: MD (Bit 0)                                */
#define TM81_TMR12_MD_Msk                 (0xfUL)                   /*!< TM81 TMR12: MD (Bitfield-Mask: 0x0f)                  */
#define TM81_TMR12_CIS_Pos                (6UL)                     /*!< TM81 TMR12: CIS (Bit 6)                               */
#define TM81_TMR12_CIS_Msk                (0xc0UL)                  /*!< TM81 TMR12: CIS (Bitfield-Mask: 0x03)                 */
#define TM81_TMR12_STS_Pos                (8UL)                     /*!< TM81 TMR12: STS (Bit 8)                               */
#define TM81_TMR12_STS_Msk                (0x700UL)                 /*!< TM81 TMR12: STS (Bitfield-Mask: 0x07)                 */
#define TM81_TMR12_MASTER_Pos             (11UL)                    /*!< TM81 TMR12: MASTER (Bit 11)                           */
#define TM81_TMR12_MASTER_Msk             (0x800UL)                 /*!< TM81 TMR12: MASTER (Bitfield-Mask: 0x01)              */
#define TM81_TMR12_CCS_Pos                (12UL)                    /*!< TM81 TMR12: CCS (Bit 12)                              */
#define TM81_TMR12_CCS_Msk                (0x1000UL)                /*!< TM81 TMR12: CCS (Bitfield-Mask: 0x01)                 */
#define TM81_TMR12_CKS_Pos                (14UL)                    /*!< TM81 TMR12: CKS (Bit 14)                              */
#define TM81_TMR12_CKS_Msk                (0xc000UL)                /*!< TM81 TMR12: CKS (Bitfield-Mask: 0x03)                 */
/* =========================================================  TMR13  ========================================================= */
#define TM81_TMR13_MD_Pos                 (0UL)                     /*!< TM81 TMR13: MD (Bit 0)                                */
#define TM81_TMR13_MD_Msk                 (0xfUL)                   /*!< TM81 TMR13: MD (Bitfield-Mask: 0x0f)                  */
#define TM81_TMR13_CIS_Pos                (6UL)                     /*!< TM81 TMR13: CIS (Bit 6)                               */
#define TM81_TMR13_CIS_Msk                (0xc0UL)                  /*!< TM81 TMR13: CIS (Bitfield-Mask: 0x03)                 */
#define TM81_TMR13_STS_Pos                (8UL)                     /*!< TM81 TMR13: STS (Bit 8)                               */
#define TM81_TMR13_STS_Msk                (0x700UL)                 /*!< TM81 TMR13: STS (Bitfield-Mask: 0x07)                 */
#define TM81_TMR13_SPLIT_Pos              (11UL)                    /*!< TM81 TMR13: SPLIT (Bit 11)                            */
#define TM81_TMR13_SPLIT_Msk              (0x800UL)                 /*!< TM81 TMR13: SPLIT (Bitfield-Mask: 0x01)               */
#define TM81_TMR13_CCS_Pos                (12UL)                    /*!< TM81 TMR13: CCS (Bit 12)                              */
#define TM81_TMR13_CCS_Msk                (0x1000UL)                /*!< TM81 TMR13: CCS (Bitfield-Mask: 0x01)                 */
#define TM81_TMR13_CKS_Pos                (14UL)                    /*!< TM81 TMR13: CKS (Bit 14)                              */
#define TM81_TMR13_CKS_Msk                (0xc000UL)                /*!< TM81 TMR13: CKS (Bitfield-Mask: 0x03)                 */
/* =========================================================  TMR14  ========================================================= */
#define TM81_TMR14_MD_Pos                 (0UL)                     /*!< TM81 TMR14: MD (Bit 0)                                */
#define TM81_TMR14_MD_Msk                 (0xfUL)                   /*!< TM81 TMR14: MD (Bitfield-Mask: 0x0f)                  */
#define TM81_TMR14_CIS_Pos                (6UL)                     /*!< TM81 TMR14: CIS (Bit 6)                               */
#define TM81_TMR14_CIS_Msk                (0xc0UL)                  /*!< TM81 TMR14: CIS (Bitfield-Mask: 0x03)                 */
#define TM81_TMR14_STS_Pos                (8UL)                     /*!< TM81 TMR14: STS (Bit 8)                               */
#define TM81_TMR14_STS_Msk                (0x700UL)                 /*!< TM81 TMR14: STS (Bitfield-Mask: 0x07)                 */
#define TM81_TMR14_MASTER_Pos             (11UL)                    /*!< TM81 TMR14: MASTER (Bit 11)                           */
#define TM81_TMR14_MASTER_Msk             (0x800UL)                 /*!< TM81 TMR14: MASTER (Bitfield-Mask: 0x01)              */
#define TM81_TMR14_CCS_Pos                (12UL)                    /*!< TM81 TMR14: CCS (Bit 12)                              */
#define TM81_TMR14_CCS_Msk                (0x1000UL)                /*!< TM81 TMR14: CCS (Bitfield-Mask: 0x01)                 */
#define TM81_TMR14_CKS_Pos                (14UL)                    /*!< TM81 TMR14: CKS (Bit 14)                              */
#define TM81_TMR14_CKS_Msk                (0xc000UL)                /*!< TM81 TMR14: CKS (Bitfield-Mask: 0x03)                 */
/* =========================================================  TMR15  ========================================================= */
#define TM81_TMR15_MD_Pos                 (0UL)                     /*!< TM81 TMR15: MD (Bit 0)                                */
#define TM81_TMR15_MD_Msk                 (0xfUL)                   /*!< TM81 TMR15: MD (Bitfield-Mask: 0x0f)                  */
#define TM81_TMR15_CIS_Pos                (6UL)                     /*!< TM81 TMR15: CIS (Bit 6)                               */
#define TM81_TMR15_CIS_Msk                (0xc0UL)                  /*!< TM81 TMR15: CIS (Bitfield-Mask: 0x03)                 */
#define TM81_TMR15_STS_Pos                (8UL)                     /*!< TM81 TMR15: STS (Bit 8)                               */
#define TM81_TMR15_STS_Msk                (0x700UL)                 /*!< TM81 TMR15: STS (Bitfield-Mask: 0x07)                 */
#define TM81_TMR15_CCS_Pos                (12UL)                    /*!< TM81 TMR15: CCS (Bit 12)                              */
#define TM81_TMR15_CCS_Msk                (0x1000UL)                /*!< TM81 TMR15: CCS (Bitfield-Mask: 0x01)                 */
#define TM81_TMR15_CKS_Pos                (14UL)                    /*!< TM81 TMR15: CKS (Bit 14)                              */
#define TM81_TMR15_CKS_Msk                (0xc000UL)                /*!< TM81 TMR15: CKS (Bitfield-Mask: 0x03)                 */
/* =========================================================  TMR16  ========================================================= */
#define TM81_TMR16_MD_Pos                 (0UL)                     /*!< TM81 TMR16: MD (Bit 0)                                */
#define TM81_TMR16_MD_Msk                 (0xfUL)                   /*!< TM81 TMR16: MD (Bitfield-Mask: 0x0f)                  */
#define TM81_TMR16_CIS_Pos                (6UL)                     /*!< TM81 TMR16: CIS (Bit 6)                               */
#define TM81_TMR16_CIS_Msk                (0xc0UL)                  /*!< TM81 TMR16: CIS (Bitfield-Mask: 0x03)                 */
#define TM81_TMR16_STS_Pos                (8UL)                     /*!< TM81 TMR16: STS (Bit 8)                               */
#define TM81_TMR16_STS_Msk                (0x700UL)                 /*!< TM81 TMR16: STS (Bitfield-Mask: 0x07)                 */
#define TM81_TMR16_MASTER_Pos             (11UL)                    /*!< TM81 TMR16: MASTER (Bit 11)                           */
#define TM81_TMR16_MASTER_Msk             (0x800UL)                 /*!< TM81 TMR16: MASTER (Bitfield-Mask: 0x01)              */
#define TM81_TMR16_CCS_Pos                (12UL)                    /*!< TM81 TMR16: CCS (Bit 12)                              */
#define TM81_TMR16_CCS_Msk                (0x1000UL)                /*!< TM81 TMR16: CCS (Bitfield-Mask: 0x01)                 */
#define TM81_TMR16_CKS_Pos                (14UL)                    /*!< TM81 TMR16: CKS (Bit 14)                              */
#define TM81_TMR16_CKS_Msk                (0xc000UL)                /*!< TM81 TMR16: CKS (Bitfield-Mask: 0x03)                 */
/* =========================================================  TMR17  ========================================================= */
#define TM81_TMR17_MD_Pos                 (0UL)                     /*!< TM81 TMR17: MD (Bit 0)                                */
#define TM81_TMR17_MD_Msk                 (0xfUL)                   /*!< TM81 TMR17: MD (Bitfield-Mask: 0x0f)                  */
#define TM81_TMR17_CIS_Pos                (6UL)                     /*!< TM81 TMR17: CIS (Bit 6)                               */
#define TM81_TMR17_CIS_Msk                (0xc0UL)                  /*!< TM81 TMR17: CIS (Bitfield-Mask: 0x03)                 */
#define TM81_TMR17_STS_Pos                (8UL)                     /*!< TM81 TMR17: STS (Bit 8)                               */
#define TM81_TMR17_STS_Msk                (0x700UL)                 /*!< TM81 TMR17: STS (Bitfield-Mask: 0x07)                 */
#define TM81_TMR17_CCS_Pos                (12UL)                    /*!< TM81 TMR17: CCS (Bit 12)                              */
#define TM81_TMR17_CCS_Msk                (0x1000UL)                /*!< TM81 TMR17: CCS (Bitfield-Mask: 0x01)                 */
#define TM81_TMR17_CKS_Pos                (14UL)                    /*!< TM81 TMR17: CKS (Bit 14)                              */
#define TM81_TMR17_CKS_Msk                (0xc000UL)                /*!< TM81 TMR17: CKS (Bitfield-Mask: 0x03)                 */
/* =========================================================  TSR10  ========================================================= */
#define TM81_TSR10_OVF_Pos                (0UL)                     /*!< TM81 TSR10: OVF (Bit 0)                               */
#define TM81_TSR10_OVF_Msk                (0x1UL)                   /*!< TM81 TSR10: OVF (Bitfield-Mask: 0x01)                 */
/* =========================================================  TSR11  ========================================================= */
#define TM81_TSR11_OVF_Pos                (0UL)                     /*!< TM81 TSR11: OVF (Bit 0)                               */
#define TM81_TSR11_OVF_Msk                (0x1UL)                   /*!< TM81 TSR11: OVF (Bitfield-Mask: 0x01)                 */
/* =========================================================  TSR12  ========================================================= */
#define TM81_TSR12_OVF_Pos                (0UL)                     /*!< TM81 TSR12: OVF (Bit 0)                               */
#define TM81_TSR12_OVF_Msk                (0x1UL)                   /*!< TM81 TSR12: OVF (Bitfield-Mask: 0x01)                 */
/* =========================================================  TSR13  ========================================================= */
#define TM81_TSR13_OVF_Pos                (0UL)                     /*!< TM81 TSR13: OVF (Bit 0)                               */
#define TM81_TSR13_OVF_Msk                (0x1UL)                   /*!< TM81 TSR13: OVF (Bitfield-Mask: 0x01)                 */
/* =========================================================  TSR14  ========================================================= */
#define TM81_TSR14_OVF_Pos                (0UL)                     /*!< TM81 TSR14: OVF (Bit 0)                               */
#define TM81_TSR14_OVF_Msk                (0x1UL)                   /*!< TM81 TSR14: OVF (Bitfield-Mask: 0x01)                 */
/* =========================================================  TSR15  ========================================================= */
#define TM81_TSR15_OVF_Pos                (0UL)                     /*!< TM81 TSR15: OVF (Bit 0)                               */
#define TM81_TSR15_OVF_Msk                (0x1UL)                   /*!< TM81 TSR15: OVF (Bitfield-Mask: 0x01)                 */
/* =========================================================  TSR16  ========================================================= */
#define TM81_TSR16_OVF_Pos                (0UL)                     /*!< TM81 TSR16: OVF (Bit 0)                               */
#define TM81_TSR16_OVF_Msk                (0x1UL)                   /*!< TM81 TSR16: OVF (Bitfield-Mask: 0x01)                 */
/* =========================================================  TSR17  ========================================================= */
#define TM81_TSR17_OVF_Pos                (0UL)                     /*!< TM81 TSR17: OVF (Bit 0)                               */
#define TM81_TSR17_OVF_Msk                (0x1UL)                   /*!< TM81 TSR17: OVF (Bitfield-Mask: 0x01)                 */
/* ==========================================================  TE1  ========================================================== */
#define TM81_TE1_TE10_Pos                 (0UL)                     /*!< TM81 TE1: TE10 (Bit 0)                                */
#define TM81_TE1_TE10_Msk                 (0x1UL)                   /*!< TM81 TE1: TE10 (Bitfield-Mask: 0x01)                  */
#define TM81_TE1_TE11_Pos                 (1UL)                     /*!< TM81 TE1: TE11 (Bit 1)                                */
#define TM81_TE1_TE11_Msk                 (0x2UL)                   /*!< TM81 TE1: TE11 (Bitfield-Mask: 0x01)                  */
#define TM81_TE1_TE12_Pos                 (2UL)                     /*!< TM81 TE1: TE12 (Bit 2)                                */
#define TM81_TE1_TE12_Msk                 (0x4UL)                   /*!< TM81 TE1: TE12 (Bitfield-Mask: 0x01)                  */
#define TM81_TE1_TE13_Pos                 (3UL)                     /*!< TM81 TE1: TE13 (Bit 3)                                */
#define TM81_TE1_TE13_Msk                 (0x8UL)                   /*!< TM81 TE1: TE13 (Bitfield-Mask: 0x01)                  */
#define TM81_TE1_TE14_Pos                 (4UL)                     /*!< TM81 TE1: TE14 (Bit 4)                                */
#define TM81_TE1_TE14_Msk                 (0x10UL)                  /*!< TM81 TE1: TE14 (Bitfield-Mask: 0x01)                  */
#define TM81_TE1_TE15_Pos                 (5UL)                     /*!< TM81 TE1: TE15 (Bit 5)                                */
#define TM81_TE1_TE15_Msk                 (0x20UL)                  /*!< TM81 TE1: TE15 (Bitfield-Mask: 0x01)                  */
#define TM81_TE1_TE16_Pos                 (6UL)                     /*!< TM81 TE1: TE16 (Bit 6)                                */
#define TM81_TE1_TE16_Msk                 (0x40UL)                  /*!< TM81 TE1: TE16 (Bitfield-Mask: 0x01)                  */
#define TM81_TE1_TE17_Pos                 (7UL)                     /*!< TM81 TE1: TE17 (Bit 7)                                */
#define TM81_TE1_TE17_Msk                 (0x80UL)                  /*!< TM81 TE1: TE17 (Bitfield-Mask: 0x01)                  */
/* ==========================================================  TS1  ========================================================== */
#define TM81_TS1_TS10_Pos                 (0UL)                     /*!< TM81 TS1: TS10 (Bit 0)                                */
#define TM81_TS1_TS10_Msk                 (0x1UL)                   /*!< TM81 TS1: TS10 (Bitfield-Mask: 0x01)                  */
#define TM81_TS1_TS11_Pos                 (1UL)                     /*!< TM81 TS1: TS11 (Bit 1)                                */
#define TM81_TS1_TS11_Msk                 (0x2UL)                   /*!< TM81 TS1: TS11 (Bitfield-Mask: 0x01)                  */
#define TM81_TS1_TS12_Pos                 (2UL)                     /*!< TM81 TS1: TS12 (Bit 2)                                */
#define TM81_TS1_TS12_Msk                 (0x4UL)                   /*!< TM81 TS1: TS12 (Bitfield-Mask: 0x01)                  */
#define TM81_TS1_TS13_Pos                 (3UL)                     /*!< TM81 TS1: TS13 (Bit 3)                                */
#define TM81_TS1_TS13_Msk                 (0x8UL)                   /*!< TM81 TS1: TS13 (Bitfield-Mask: 0x01)                  */
#define TM81_TS1_TS14_Pos                 (4UL)                     /*!< TM81 TS1: TS14 (Bit 4)                                */
#define TM81_TS1_TS14_Msk                 (0x10UL)                  /*!< TM81 TS1: TS14 (Bitfield-Mask: 0x01)                  */
#define TM81_TS1_TS15_Pos                 (5UL)                     /*!< TM81 TS1: TS15 (Bit 5)                                */
#define TM81_TS1_TS15_Msk                 (0x20UL)                  /*!< TM81 TS1: TS15 (Bitfield-Mask: 0x01)                  */
#define TM81_TS1_TS16_Pos                 (6UL)                     /*!< TM81 TS1: TS16 (Bit 6)                                */
#define TM81_TS1_TS16_Msk                 (0x40UL)                  /*!< TM81 TS1: TS16 (Bitfield-Mask: 0x01)                  */
#define TM81_TS1_TS17_Pos                 (7UL)                     /*!< TM81 TS1: TS17 (Bit 7)                                */
#define TM81_TS1_TS17_Msk                 (0x80UL)                  /*!< TM81 TS1: TS17 (Bitfield-Mask: 0x01)                  */
/* ==========================================================  TT1  ========================================================== */
#define TM81_TT1_TT10_Pos                 (0UL)                     /*!< TM81 TT1: TT10 (Bit 0)                                */
#define TM81_TT1_TT10_Msk                 (0x1UL)                   /*!< TM81 TT1: TT10 (Bitfield-Mask: 0x01)                  */
#define TM81_TT1_TT11_Pos                 (1UL)                     /*!< TM81 TT1: TT11 (Bit 1)                                */
#define TM81_TT1_TT11_Msk                 (0x2UL)                   /*!< TM81 TT1: TT11 (Bitfield-Mask: 0x01)                  */
#define TM81_TT1_TT12_Pos                 (2UL)                     /*!< TM81 TT1: TT12 (Bit 2)                                */
#define TM81_TT1_TT12_Msk                 (0x4UL)                   /*!< TM81 TT1: TT12 (Bitfield-Mask: 0x01)                  */
#define TM81_TT1_TT13_Pos                 (3UL)                     /*!< TM81 TT1: TT13 (Bit 3)                                */
#define TM81_TT1_TT13_Msk                 (0x8UL)                   /*!< TM81 TT1: TT13 (Bitfield-Mask: 0x01)                  */
#define TM81_TT1_TT14_Pos                 (4UL)                     /*!< TM81 TT1: TT14 (Bit 4)                                */
#define TM81_TT1_TT14_Msk                 (0x10UL)                  /*!< TM81 TT1: TT14 (Bitfield-Mask: 0x01)                  */
#define TM81_TT1_TT15_Pos                 (5UL)                     /*!< TM81 TT1: TT15 (Bit 5)                                */
#define TM81_TT1_TT15_Msk                 (0x20UL)                  /*!< TM81 TT1: TT15 (Bitfield-Mask: 0x01)                  */
#define TM81_TT1_TT16_Pos                 (6UL)                     /*!< TM81 TT1: TT16 (Bit 6)                                */
#define TM81_TT1_TT16_Msk                 (0x40UL)                  /*!< TM81 TT1: TT16 (Bitfield-Mask: 0x01)                  */
#define TM81_TT1_TT17_Pos                 (7UL)                     /*!< TM81 TT1: TT17 (Bit 7)                                */
#define TM81_TT1_TT17_Msk                 (0x80UL)                  /*!< TM81 TT1: TT17 (Bitfield-Mask: 0x01)                  */
/* =========================================================  TPS1  ========================================================== */
#define TM81_TPS1_PRS10_Pos               (0UL)                     /*!< TM81 TPS1: PRS10 (Bit 0)                              */
#define TM81_TPS1_PRS10_Msk               (0xfUL)                   /*!< TM81 TPS1: PRS10 (Bitfield-Mask: 0x0f)                */
#define TM81_TPS1_PRS11_Pos               (4UL)                     /*!< TM81 TPS1: PRS11 (Bit 4)                              */
#define TM81_TPS1_PRS11_Msk               (0xf0UL)                  /*!< TM81 TPS1: PRS11 (Bitfield-Mask: 0x0f)                */
#define TM81_TPS1_PRS12_Pos               (8UL)                     /*!< TM81 TPS1: PRS12 (Bit 8)                              */
#define TM81_TPS1_PRS12_Msk               (0x300UL)                 /*!< TM81 TPS1: PRS12 (Bitfield-Mask: 0x03)                */
#define TM81_TPS1_PRS13_Pos               (12UL)                    /*!< TM81 TPS1: PRS13 (Bit 12)                             */
#define TM81_TPS1_PRS13_Msk               (0x3000UL)                /*!< TM81 TPS1: PRS13 (Bitfield-Mask: 0x03)                */
/* ==========================================================  TO1  ========================================================== */
#define TM81_TO1_TO10_Pos                 (0UL)                     /*!< TM81 TO1: TO10 (Bit 0)                                */
#define TM81_TO1_TO10_Msk                 (0x1UL)                   /*!< TM81 TO1: TO10 (Bitfield-Mask: 0x01)                  */
#define TM81_TO1_TO11_Pos                 (1UL)                     /*!< TM81 TO1: TO11 (Bit 1)                                */
#define TM81_TO1_TO11_Msk                 (0x2UL)                   /*!< TM81 TO1: TO11 (Bitfield-Mask: 0x01)                  */
#define TM81_TO1_TO12_Pos                 (2UL)                     /*!< TM81 TO1: TO12 (Bit 2)                                */
#define TM81_TO1_TO12_Msk                 (0x4UL)                   /*!< TM81 TO1: TO12 (Bitfield-Mask: 0x01)                  */
#define TM81_TO1_TO13_Pos                 (3UL)                     /*!< TM81 TO1: TO13 (Bit 3)                                */
#define TM81_TO1_TO13_Msk                 (0x8UL)                   /*!< TM81 TO1: TO13 (Bitfield-Mask: 0x01)                  */
#define TM81_TO1_TO14_Pos                 (4UL)                     /*!< TM81 TO1: TO14 (Bit 4)                                */
#define TM81_TO1_TO14_Msk                 (0x10UL)                  /*!< TM81 TO1: TO14 (Bitfield-Mask: 0x01)                  */
#define TM81_TO1_TO15_Pos                 (5UL)                     /*!< TM81 TO1: TO15 (Bit 5)                                */
#define TM81_TO1_TO15_Msk                 (0x20UL)                  /*!< TM81 TO1: TO15 (Bitfield-Mask: 0x01)                  */
#define TM81_TO1_TO16_Pos                 (6UL)                     /*!< TM81 TO1: TO16 (Bit 6)                                */
#define TM81_TO1_TO16_Msk                 (0x40UL)                  /*!< TM81 TO1: TO16 (Bitfield-Mask: 0x01)                  */
#define TM81_TO1_TO17_Pos                 (7UL)                     /*!< TM81 TO1: TO17 (Bit 7)                                */
#define TM81_TO1_TO17_Msk                 (0x80UL)                  /*!< TM81 TO1: TO17 (Bitfield-Mask: 0x01)                  */
/* =========================================================  TOE1  ========================================================== */
#define TM81_TOE1_TOE10_Pos               (0UL)                     /*!< TM81 TOE1: TOE10 (Bit 0)                              */
#define TM81_TOE1_TOE10_Msk               (0x1UL)                   /*!< TM81 TOE1: TOE10 (Bitfield-Mask: 0x01)                */
#define TM81_TOE1_TOE11_Pos               (1UL)                     /*!< TM81 TOE1: TOE11 (Bit 1)                              */
#define TM81_TOE1_TOE11_Msk               (0x2UL)                   /*!< TM81 TOE1: TOE11 (Bitfield-Mask: 0x01)                */
#define TM81_TOE1_TOE12_Pos               (2UL)                     /*!< TM81 TOE1: TOE12 (Bit 2)                              */
#define TM81_TOE1_TOE12_Msk               (0x4UL)                   /*!< TM81 TOE1: TOE12 (Bitfield-Mask: 0x01)                */
#define TM81_TOE1_TOE13_Pos               (3UL)                     /*!< TM81 TOE1: TOE13 (Bit 3)                              */
#define TM81_TOE1_TOE13_Msk               (0x8UL)                   /*!< TM81 TOE1: TOE13 (Bitfield-Mask: 0x01)                */
#define TM81_TOE1_TOE14_Pos               (4UL)                     /*!< TM81 TOE1: TOE14 (Bit 4)                              */
#define TM81_TOE1_TOE14_Msk               (0x10UL)                  /*!< TM81 TOE1: TOE14 (Bitfield-Mask: 0x01)                */
#define TM81_TOE1_TOE15_Pos               (5UL)                     /*!< TM81 TOE1: TOE15 (Bit 5)                              */
#define TM81_TOE1_TOE15_Msk               (0x20UL)                  /*!< TM81 TOE1: TOE15 (Bitfield-Mask: 0x01)                */
#define TM81_TOE1_TOE16_Pos               (6UL)                     /*!< TM81 TOE1: TOE16 (Bit 6)                              */
#define TM81_TOE1_TOE16_Msk               (0x40UL)                  /*!< TM81 TOE1: TOE16 (Bitfield-Mask: 0x01)                */
#define TM81_TOE1_TOE17_Pos               (7UL)                     /*!< TM81 TOE1: TOE17 (Bit 7)                              */
#define TM81_TOE1_TOE17_Msk               (0x80UL)                  /*!< TM81 TOE1: TOE17 (Bitfield-Mask: 0x01)                */
/* =========================================================  TOL1  ========================================================== */
#define TM81_TOL1_TOL11_Pos               (1UL)                     /*!< TM81 TOL1: TOL11 (Bit 1)                              */
#define TM81_TOL1_TOL11_Msk               (0x2UL)                   /*!< TM81 TOL1: TOL11 (Bitfield-Mask: 0x01)                */
#define TM81_TOL1_TOL12_Pos               (2UL)                     /*!< TM81 TOL1: TOL12 (Bit 2)                              */
#define TM81_TOL1_TOL12_Msk               (0x4UL)                   /*!< TM81 TOL1: TOL12 (Bitfield-Mask: 0x01)                */
#define TM81_TOL1_TOL13_Pos               (3UL)                     /*!< TM81 TOL1: TOL13 (Bit 3)                              */
#define TM81_TOL1_TOL13_Msk               (0x8UL)                   /*!< TM81 TOL1: TOL13 (Bitfield-Mask: 0x01)                */
#define TM81_TOL1_TOL14_Pos               (4UL)                     /*!< TM81 TOL1: TOL14 (Bit 4)                              */
#define TM81_TOL1_TOL14_Msk               (0x10UL)                  /*!< TM81 TOL1: TOL14 (Bitfield-Mask: 0x01)                */
#define TM81_TOL1_TOL15_Pos               (5UL)                     /*!< TM81 TOL1: TOL15 (Bit 5)                              */
#define TM81_TOL1_TOL15_Msk               (0x20UL)                  /*!< TM81 TOL1: TOL15 (Bitfield-Mask: 0x01)                */
#define TM81_TOL1_TOL16_Pos               (6UL)                     /*!< TM81 TOL1: TOL16 (Bit 6)                              */
#define TM81_TOL1_TOL16_Msk               (0x40UL)                  /*!< TM81 TOL1: TOL16 (Bitfield-Mask: 0x01)                */
#define TM81_TOL1_TOL17_Pos               (7UL)                     /*!< TM81 TOL1: TOL17 (Bit 7)                              */
#define TM81_TOL1_TOL17_Msk               (0x80UL)                  /*!< TM81 TOL1: TOL17 (Bitfield-Mask: 0x01)                */
/* =========================================================  TOM1  ========================================================== */
#define TM81_TOM1_TOM11_Pos               (1UL)                     /*!< TM81 TOM1: TOM11 (Bit 1)                              */
#define TM81_TOM1_TOM11_Msk               (0x2UL)                   /*!< TM81 TOM1: TOM11 (Bitfield-Mask: 0x01)                */
#define TM81_TOM1_TOM12_Pos               (2UL)                     /*!< TM81 TOM1: TOM12 (Bit 2)                              */
#define TM81_TOM1_TOM12_Msk               (0x4UL)                   /*!< TM81 TOM1: TOM12 (Bitfield-Mask: 0x01)                */
#define TM81_TOM1_TOM13_Pos               (3UL)                     /*!< TM81 TOM1: TOM13 (Bit 3)                              */
#define TM81_TOM1_TOM13_Msk               (0x8UL)                   /*!< TM81 TOM1: TOM13 (Bitfield-Mask: 0x01)                */
#define TM81_TOM1_TOM14_Pos               (4UL)                     /*!< TM81 TOM1: TOM14 (Bit 4)                              */
#define TM81_TOM1_TOM14_Msk               (0x10UL)                  /*!< TM81 TOM1: TOM14 (Bitfield-Mask: 0x01)                */
#define TM81_TOM1_TOM15_Pos               (5UL)                     /*!< TM81 TOM1: TOM15 (Bit 5)                              */
#define TM81_TOM1_TOM15_Msk               (0x20UL)                  /*!< TM81 TOM1: TOM15 (Bitfield-Mask: 0x01)                */
#define TM81_TOM1_TOM16_Pos               (6UL)                     /*!< TM81 TOM1: TOM16 (Bit 6)                              */
#define TM81_TOM1_TOM16_Msk               (0x40UL)                  /*!< TM81 TOM1: TOM16 (Bitfield-Mask: 0x01)                */
#define TM81_TOM1_TOM17_Pos               (7UL)                     /*!< TM81 TOM1: TOM17 (Bit 7)                              */
#define TM81_TOM1_TOM17_Msk               (0x80UL)                  /*!< TM81 TOM1: TOM17 (Bitfield-Mask: 0x01)                */
/* =========================================================  TDR10  ========================================================= */
/* =========================================================  TDR11  ========================================================= */
/* ========================================================  TDR11L  ========================================================= */
/* ========================================================  TDR11H  ========================================================= */
/* =========================================================  TDR12  ========================================================= */
/* =========================================================  TDR13  ========================================================= */
/* ========================================================  TDR13L  ========================================================= */
/* ========================================================  TDR13H  ========================================================= */
/* =========================================================  TDR14  ========================================================= */
/* =========================================================  TDR15  ========================================================= */
/* =========================================================  TDR16  ========================================================= */
/* =========================================================  TDR17  ========================================================= */


/* =========================================================================================================================== */
/* ================                                           EPWM                                            ================ */
/* =========================================================================================================================== */

/* ========================================================  EPWMSRC  ======================================================== */
#define EPWM_EPWMSRC_SRC0_Pos             (0UL)                     /*!< EPWM EPWMSRC: SRC0 (Bit 0)                            */
#define EPWM_EPWMSRC_SRC0_Msk             (0x1UL)                   /*!< EPWM EPWMSRC: SRC0 (Bitfield-Mask: 0x01)              */
/* ========================================================  EPWMCTL  ======================================================== */
#define EPWM_EPWMCTL_OE0_Pos              (0UL)                     /*!< EPWM EPWMCTL: OE0 (Bit 0)                             */
#define EPWM_EPWMCTL_OE0_Msk              (0x1UL)                   /*!< EPWM EPWMCTL: OE0 (Bitfield-Mask: 0x01)               */
#define EPWM_EPWMCTL_IE0_Pos              (8UL)                     /*!< EPWM EPWMCTL: IE0 (Bit 8)                             */
#define EPWM_EPWMCTL_IE0_Msk              (0x100UL)                 /*!< EPWM EPWMCTL: IE0 (Bitfield-Mask: 0x01)               */
/* ========================================================  EPWMSTL  ======================================================== */
#define EPWM_EPWMSTL_IO0_Pos              (0UL)                     /*!< EPWM EPWMSTL: IO0 (Bit 0)                             */
#define EPWM_EPWMSTL_IO0_Msk              (0x1UL)                   /*!< EPWM EPWMSTL: IO0 (Bitfield-Mask: 0x01)               */
#define EPWM_EPWMSTL_IO1_Pos              (2UL)                     /*!< EPWM EPWMSTL: IO1 (Bit 2)                             */
#define EPWM_EPWMSTL_IO1_Msk              (0x4UL)                   /*!< EPWM EPWMSTL: IO1 (Bitfield-Mask: 0x01)               */
#define EPWM_EPWMSTL_IO2_Pos              (4UL)                     /*!< EPWM EPWMSTL: IO2 (Bit 4)                             */
#define EPWM_EPWMSTL_IO2_Msk              (0x10UL)                  /*!< EPWM EPWMSTL: IO2 (Bitfield-Mask: 0x01)               */
#define EPWM_EPWMSTL_IO3_Pos              (6UL)                     /*!< EPWM EPWMSTL: IO3 (Bit 6)                             */
#define EPWM_EPWMSTL_IO3_Msk              (0x40UL)                  /*!< EPWM EPWMSTL: IO3 (Bitfield-Mask: 0x01)               */
#define EPWM_EPWMSTL_IO4_Pos              (8UL)                     /*!< EPWM EPWMSTL: IO4 (Bit 8)                             */
#define EPWM_EPWMSTL_IO4_Msk              (0x100UL)                 /*!< EPWM EPWMSTL: IO4 (Bitfield-Mask: 0x01)               */
#define EPWM_EPWMSTL_IO5_Pos              (10UL)                    /*!< EPWM EPWMSTL: IO5 (Bit 10)                            */
#define EPWM_EPWMSTL_IO5_Msk              (0x400UL)                 /*!< EPWM EPWMSTL: IO5 (Bitfield-Mask: 0x01)               */
#define EPWM_EPWMSTL_IO6_Pos              (12UL)                    /*!< EPWM EPWMSTL: IO6 (Bit 12)                            */
#define EPWM_EPWMSTL_IO6_Msk              (0x1000UL)                /*!< EPWM EPWMSTL: IO6 (Bitfield-Mask: 0x01)               */
#define EPWM_EPWMSTL_IO7_Pos              (14UL)                    /*!< EPWM EPWMSTL: IO7 (Bit 14)                            */
#define EPWM_EPWMSTL_IO7_Msk              (0x4000UL)                /*!< EPWM EPWMSTL: IO7 (Bitfield-Mask: 0x01)               */
/* ========================================================  EPWMSTC  ======================================================== */
#define EPWM_EPWMSTC_SC_SEL_Pos           (0UL)                     /*!< EPWM EPWMSTC: SC_SEL (Bit 0)                          */
#define EPWM_EPWMSTC_SC_SEL_Msk           (0x1UL)                   /*!< EPWM EPWMSTC: SC_SEL (Bitfield-Mask: 0x01)            */
#define EPWM_EPWMSTC_IN_EG_Pos            (2UL)                     /*!< EPWM EPWMSTC: IN_EG (Bit 2)                           */
#define EPWM_EPWMSTC_IN_EG_Msk            (0x4UL)                   /*!< EPWM EPWMSTC: IN_EG (Bitfield-Mask: 0x01)             */
#define EPWM_EPWMSTC_HS_SEL_Pos           (3UL)                     /*!< EPWM EPWMSTC: HS_SEL (Bit 3)                          */
#define EPWM_EPWMSTC_HS_SEL_Msk           (0x8UL)                   /*!< EPWM EPWMSTC: HS_SEL (Bitfield-Mask: 0x01)            */
#define EPWM_EPWMSTC_REL_SEL_Pos          (4UL)                     /*!< EPWM EPWMSTC: REL_SEL (Bit 4)                         */
#define EPWM_EPWMSTC_REL_SEL_Msk          (0x10UL)                  /*!< EPWM EPWMSTC: REL_SEL (Bitfield-Mask: 0x01)           */
/* ========================================================  EPWMSTR  ======================================================== */
#define EPWM_EPWMSTR_HZCLR_Pos            (0UL)                     /*!< EPWM EPWMSTR: HZCLR (Bit 0)                           */
#define EPWM_EPWMSTR_HZCLR_Msk            (0x1UL)                   /*!< EPWM EPWMSTR: HZCLR (Bitfield-Mask: 0x01)             */
#define EPWM_EPWMSTR_SHTFLG_Pos           (1UL)                     /*!< EPWM EPWMSTR: SHTFLG (Bit 1)                          */
#define EPWM_EPWMSTR_SHTFLG_Msk           (0x2UL)                   /*!< EPWM EPWMSTR: SHTFLG (Bitfield-Mask: 0x01)            */


/* =========================================================================================================================== */
/* ================                                            RTC                                            ================ */
/* =========================================================================================================================== */

/* ========================================================  SUBCUD  ========================================================= */
#define RTC_SUBCUD_F_Pos                  (0UL)                     /*!< RTC SUBCUD: F (Bit 0)                                 */
#define RTC_SUBCUD_F_Msk                  (0x1fffUL)                /*!< RTC SUBCUD: F (Bitfield-Mask: 0x1fff)                 */
#define RTC_SUBCUD_DEV_Pos                (15UL)                    /*!< RTC SUBCUD: DEV (Bit 15)                              */
#define RTC_SUBCUD_DEV_Msk                (0x8000UL)                /*!< RTC SUBCUD: DEV (Bitfield-Mask: 0x01)                 */
/* =========================================================  ITMC  ========================================================== */
#define RTC_ITMC_ITCMP_Pos                (0UL)                     /*!< RTC ITMC: ITCMP (Bit 0)                               */
#define RTC_ITMC_ITCMP_Msk                (0x7fffUL)                /*!< RTC ITMC: ITCMP (Bitfield-Mask: 0x7fff)               */
#define RTC_ITMC_RINTE_Pos                (15UL)                    /*!< RTC ITMC: RINTE (Bit 15)                              */
#define RTC_ITMC_RINTE_Msk                (0x8000UL)                /*!< RTC ITMC: RINTE (Bitfield-Mask: 0x01)                 */
/* ==========================================================  SEC  ========================================================== */
/* ==========================================================  MIN  ========================================================== */
/* =========================================================  HOUR  ========================================================== */
/* =========================================================  WEEK  ========================================================== */
/* ==========================================================  DAY  ========================================================== */
/* =========================================================  MONTH  ========================================================= */
/* =========================================================  YEAR  ========================================================== */
/* ========================================================  ALARMWM  ======================================================== */
/* ========================================================  ALARMWH  ======================================================== */
/* ========================================================  ALARMWW  ======================================================== */
/* =========================================================  RTCC0  ========================================================= */
#define RTC_RTCC0_CT_Pos                  (0UL)                     /*!< RTC RTCC0: CT (Bit 0)                                 */
#define RTC_RTCC0_CT_Msk                  (0x7UL)                   /*!< RTC RTCC0: CT (Bitfield-Mask: 0x07)                   */
#define RTC_RTCC0_AMPM_Pos                (3UL)                     /*!< RTC RTCC0: AMPM (Bit 3)                               */
#define RTC_RTCC0_AMPM_Msk                (0x8UL)                   /*!< RTC RTCC0: AMPM (Bitfield-Mask: 0x01)                 */
#define RTC_RTCC0_RCLOE_Pos               (5UL)                     /*!< RTC RTCC0: RCLOE (Bit 5)                              */
#define RTC_RTCC0_RCLOE_Msk               (0x20UL)                  /*!< RTC RTCC0: RCLOE (Bitfield-Mask: 0x01)                */
#define RTC_RTCC0_RTCE_Pos                (7UL)                     /*!< RTC RTCC0: RTCE (Bit 7)                               */
#define RTC_RTCC0_RTCE_Msk                (0x80UL)                  /*!< RTC RTCC0: RTCE (Bitfield-Mask: 0x01)                 */
/* =========================================================  RTCC1  ========================================================= */
#define RTC_RTCC1_RWAIT_Pos               (0UL)                     /*!< RTC RTCC1: RWAIT (Bit 0)                              */
#define RTC_RTCC1_RWAIT_Msk               (0x1UL)                   /*!< RTC RTCC1: RWAIT (Bitfield-Mask: 0x01)                */
#define RTC_RTCC1_RWST_Pos                (1UL)                     /*!< RTC RTCC1: RWST (Bit 1)                               */
#define RTC_RTCC1_RWST_Msk                (0x2UL)                   /*!< RTC RTCC1: RWST (Bitfield-Mask: 0x01)                 */
#define RTC_RTCC1_RIFG_Pos                (3UL)                     /*!< RTC RTCC1: RIFG (Bit 3)                               */
#define RTC_RTCC1_RIFG_Msk                (0x8UL)                   /*!< RTC RTCC1: RIFG (Bitfield-Mask: 0x01)                 */
#define RTC_RTCC1_WAFG_Pos                (4UL)                     /*!< RTC RTCC1: WAFG (Bit 4)                               */
#define RTC_RTCC1_WAFG_Msk                (0x10UL)                  /*!< RTC RTCC1: WAFG (Bitfield-Mask: 0x01)                 */
#define RTC_RTCC1_WALIE_Pos               (6UL)                     /*!< RTC RTCC1: WALIE (Bit 6)                              */
#define RTC_RTCC1_WALIE_Msk               (0x40UL)                  /*!< RTC RTCC1: WALIE (Bitfield-Mask: 0x01)                */
#define RTC_RTCC1_WALE_Pos                (7UL)                     /*!< RTC RTCC1: WALE (Bit 7)                               */
#define RTC_RTCC1_WALE_Msk                (0x80UL)                  /*!< RTC RTCC1: WALE (Bitfield-Mask: 0x01)                 */


/* =========================================================================================================================== */
/* ================                                           PCBZ                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  CKS0  ========================================================== */
#define PCBZ_CKS0_CCS_Pos                 (0UL)                     /*!< PCBZ CKS0: CCS (Bit 0)                                */
#define PCBZ_CKS0_CCS_Msk                 (0x7UL)                   /*!< PCBZ CKS0: CCS (Bitfield-Mask: 0x07)                  */
#define PCBZ_CKS0_CSEL_Pos                (3UL)                     /*!< PCBZ CKS0: CSEL (Bit 3)                               */
#define PCBZ_CKS0_CSEL_Msk                (0x8UL)                   /*!< PCBZ CKS0: CSEL (Bitfield-Mask: 0x01)                 */
#define PCBZ_CKS0_PCLOE_Pos               (7UL)                     /*!< PCBZ CKS0: PCLOE (Bit 7)                              */
#define PCBZ_CKS0_PCLOE_Msk               (0x80UL)                  /*!< PCBZ CKS0: PCLOE (Bitfield-Mask: 0x01)                */
/* =========================================================  CKS1  ========================================================== */
#define PCBZ_CKS1_CCS_Pos                 (0UL)                     /*!< PCBZ CKS1: CCS (Bit 0)                                */
#define PCBZ_CKS1_CCS_Msk                 (0x7UL)                   /*!< PCBZ CKS1: CCS (Bitfield-Mask: 0x07)                  */
#define PCBZ_CKS1_CSEL_Pos                (3UL)                     /*!< PCBZ CKS1: CSEL (Bit 3)                               */
#define PCBZ_CKS1_CSEL_Msk                (0x8UL)                   /*!< PCBZ CKS1: CSEL (Bitfield-Mask: 0x01)                 */
#define PCBZ_CKS1_PCLOE_Pos               (7UL)                     /*!< PCBZ CKS1: PCLOE (Bit 7)                              */
#define PCBZ_CKS1_PCLOE_Msk               (0x80UL)                  /*!< PCBZ CKS1: PCLOE (Bitfield-Mask: 0x01)                */


/* =========================================================================================================================== */
/* ================                                            WDT                                            ================ */
/* =========================================================================================================================== */

/* ========================================================  LOCKCTL  ======================================================== */
/* =========================================================  PRCR  ========================================================== */
/* =========================================================  WDTE  ========================================================== */


/* =========================================================================================================================== */
/* ================                                            ADC                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  ADM0  ========================================================== */
#define ADC_ADM0_ADCE_Pos                 (0UL)                     /*!< ADC ADM0: ADCE (Bit 0)                                */
#define ADC_ADM0_ADCE_Msk                 (0x1UL)                   /*!< ADC ADM0: ADCE (Bitfield-Mask: 0x01)                  */
#define ADC_ADM0_FR_Pos                   (3UL)                     /*!< ADC ADM0: FR (Bit 3)                                  */
#define ADC_ADM0_FR_Msk                   (0x38UL)                  /*!< ADC ADM0: FR (Bitfield-Mask: 0x07)                    */
#define ADC_ADM0_ADCS_Pos                 (7UL)                     /*!< ADC ADM0: ADCS (Bit 7)                                */
#define ADC_ADM0_ADCS_Msk                 (0x80UL)                  /*!< ADC ADM0: ADCS (Bitfield-Mask: 0x01)                  */
/* =========================================================  ADM1  ========================================================== */
#define ADC_ADM1_ADMODE_Pos               (0UL)                     /*!< ADC ADM1: ADMODE (Bit 0)                              */
#define ADC_ADM1_ADMODE_Msk               (0x3UL)                   /*!< ADC ADM1: ADMODE (Bitfield-Mask: 0x03)                */
#define ADC_ADM1_ADSCM_Pos                (3UL)                     /*!< ADC ADM1: ADSCM (Bit 3)                               */
#define ADC_ADM1_ADSCM_Msk                (0x8UL)                   /*!< ADC ADM1: ADSCM (Bitfield-Mask: 0x01)                 */
#define ADC_ADM1_ADMD_Pos                 (7UL)                     /*!< ADC ADM1: ADMD (Bit 7)                                */
#define ADC_ADM1_ADMD_Msk                 (0x80UL)                  /*!< ADC ADM1: ADMD (Bitfield-Mask: 0x01)                  */
/* =========================================================  ADM2  ========================================================== */
#define ADC_ADM2_CHRDE_Pos                (1UL)                     /*!< ADC ADM2: CHRDE (Bit 1)                               */
#define ADC_ADM2_CHRDE_Msk                (0x2UL)                   /*!< ADC ADM2: CHRDE (Bitfield-Mask: 0x01)                 */
#define ADC_ADM2_ADRCK_Pos                (3UL)                     /*!< ADC ADM2: ADRCK (Bit 3)                               */
#define ADC_ADM2_ADRCK_Msk                (0x8UL)                   /*!< ADC ADM2: ADRCK (Bitfield-Mask: 0x01)                 */
#define ADC_ADM2_ADREFM_Pos               (5UL)                     /*!< ADC ADM2: ADREFM (Bit 5)                              */
#define ADC_ADM2_ADREFM_Msk               (0x20UL)                  /*!< ADC ADM2: ADREFM (Bitfield-Mask: 0x01)                */
#define ADC_ADM2_ADREFP_Pos               (6UL)                     /*!< ADC ADM2: ADREFP (Bit 6)                              */
#define ADC_ADM2_ADREFP_Msk               (0xc0UL)                  /*!< ADC ADM2: ADREFP (Bitfield-Mask: 0x03)                */
/* =========================================================  ADTRG  ========================================================= */
#define ADC_ADTRG_ADTRS_Pos               (0UL)                     /*!< ADC ADTRG: ADTRS (Bit 0)                              */
#define ADC_ADTRG_ADTRS_Msk               (0x3UL)                   /*!< ADC ADTRG: ADTRS (Bitfield-Mask: 0x03)                */
#define ADC_ADTRG_ADTMD_Pos               (6UL)                     /*!< ADC ADTRG: ADTMD (Bit 6)                              */
#define ADC_ADTRG_ADTMD_Msk               (0xc0UL)                  /*!< ADC ADTRG: ADTMD (Bitfield-Mask: 0x03)                */
/* ==========================================================  ADS  ========================================================== */
/* =========================================================  ADCR  ========================================================== */
/* =========================================================  ADCRH  ========================================================= */
/* =========================================================  ADUL  ========================================================== */
/* =========================================================  ADLL  ========================================================== */
/* =========================================================  ADTES  ========================================================= */
/* =========================================================  ADFLG  ========================================================= */
/* ========================================================  ADNSMP  ========================================================= */
/* =======================================================  ADSMPWAIT  ======================================================= */
/* ========================================================  ADNDIS  ========================================================= */
/* ========================================================  PGA0SH  ========================================================= */
#define ADC_PGA0SH_PGA0SH_Pos             (0UL)                     /*!< ADC PGA0SH: PGA0SH (Bit 0)                            */
#define ADC_PGA0SH_PGA0SH_Msk             (0x3ffUL)                 /*!< ADC PGA0SH: PGA0SH (Bitfield-Mask: 0x3ff)             */
#define ADC_PGA0SH_PGA0SHEN_Pos           (15UL)                    /*!< ADC PGA0SH: PGA0SHEN (Bit 15)                         */
#define ADC_PGA0SH_PGA0SHEN_Msk           (0x8000UL)                /*!< ADC PGA0SH: PGA0SHEN (Bitfield-Mask: 0x01)            */


/* =========================================================================================================================== */
/* ================                                            CMP                                            ================ */
/* =========================================================================================================================== */

/* ========================================================  COMPMDR  ======================================================== */
#define CMP_COMPMDR_C0ENB_Pos             (0UL)                     /*!< CMP COMPMDR: C0ENB (Bit 0)                            */
#define CMP_COMPMDR_C0ENB_Msk             (0x1UL)                   /*!< CMP COMPMDR: C0ENB (Bitfield-Mask: 0x01)              */
#define CMP_COMPMDR_C0MON_Pos             (3UL)                     /*!< CMP COMPMDR: C0MON (Bit 3)                            */
#define CMP_COMPMDR_C0MON_Msk             (0x8UL)                   /*!< CMP COMPMDR: C0MON (Bitfield-Mask: 0x01)              */
#define CMP_COMPMDR_C1ENB_Pos             (4UL)                     /*!< CMP COMPMDR: C1ENB (Bit 4)                            */
#define CMP_COMPMDR_C1ENB_Msk             (0x10UL)                  /*!< CMP COMPMDR: C1ENB (Bitfield-Mask: 0x01)              */
#define CMP_COMPMDR_C1MON_Pos             (7UL)                     /*!< CMP COMPMDR: C1MON (Bit 7)                            */
#define CMP_COMPMDR_C1MON_Msk             (0x80UL)                  /*!< CMP COMPMDR: C1MON (Bitfield-Mask: 0x01)              */
/* ========================================================  COMPFIR  ======================================================== */
#define CMP_COMPFIR_C0FCK_Pos             (0UL)                     /*!< CMP COMPFIR: C0FCK (Bit 0)                            */
#define CMP_COMPFIR_C0FCK_Msk             (0x3UL)                   /*!< CMP COMPFIR: C0FCK (Bitfield-Mask: 0x03)              */
#define CMP_COMPFIR_C0EPO_Pos             (2UL)                     /*!< CMP COMPFIR: C0EPO (Bit 2)                            */
#define CMP_COMPFIR_C0EPO_Msk             (0x4UL)                   /*!< CMP COMPFIR: C0EPO (Bitfield-Mask: 0x01)              */
#define CMP_COMPFIR_C0EDG_Pos             (3UL)                     /*!< CMP COMPFIR: C0EDG (Bit 3)                            */
#define CMP_COMPFIR_C0EDG_Msk             (0x8UL)                   /*!< CMP COMPFIR: C0EDG (Bitfield-Mask: 0x01)              */
#define CMP_COMPFIR_C1FCK_Pos             (4UL)                     /*!< CMP COMPFIR: C1FCK (Bit 4)                            */
#define CMP_COMPFIR_C1FCK_Msk             (0x30UL)                  /*!< CMP COMPFIR: C1FCK (Bitfield-Mask: 0x03)              */
#define CMP_COMPFIR_C1EPO_Pos             (6UL)                     /*!< CMP COMPFIR: C1EPO (Bit 6)                            */
#define CMP_COMPFIR_C1EPO_Msk             (0x40UL)                  /*!< CMP COMPFIR: C1EPO (Bitfield-Mask: 0x01)              */
#define CMP_COMPFIR_C1EDG_Pos             (7UL)                     /*!< CMP COMPFIR: C1EDG (Bit 7)                            */
#define CMP_COMPFIR_C1EDG_Msk             (0x80UL)                  /*!< CMP COMPFIR: C1EDG (Bitfield-Mask: 0x01)              */
/* ========================================================  COMPOCR  ======================================================== */
#define CMP_COMPOCR_C0IE_Pos              (0UL)                     /*!< CMP COMPOCR: C0IE (Bit 0)                             */
#define CMP_COMPOCR_C0IE_Msk              (0x1UL)                   /*!< CMP COMPOCR: C0IE (Bitfield-Mask: 0x01)               */
#define CMP_COMPOCR_C0OE_Pos              (1UL)                     /*!< CMP COMPOCR: C0OE (Bit 1)                             */
#define CMP_COMPOCR_C0OE_Msk              (0x2UL)                   /*!< CMP COMPOCR: C0OE (Bitfield-Mask: 0x01)               */
#define CMP_COMPOCR_C0OP_Pos              (2UL)                     /*!< CMP COMPOCR: C0OP (Bit 2)                             */
#define CMP_COMPOCR_C0OP_Msk              (0x4UL)                   /*!< CMP COMPOCR: C0OP (Bitfield-Mask: 0x01)               */
#define CMP_COMPOCR_C1IE_Pos              (4UL)                     /*!< CMP COMPOCR: C1IE (Bit 4)                             */
#define CMP_COMPOCR_C1IE_Msk              (0x10UL)                  /*!< CMP COMPOCR: C1IE (Bitfield-Mask: 0x01)               */
#define CMP_COMPOCR_C1OE_Pos              (5UL)                     /*!< CMP COMPOCR: C1OE (Bit 5)                             */
#define CMP_COMPOCR_C1OE_Msk              (0x20UL)                  /*!< CMP COMPOCR: C1OE (Bitfield-Mask: 0x01)               */
#define CMP_COMPOCR_C1OP_Pos              (6UL)                     /*!< CMP COMPOCR: C1OP (Bit 6)                             */
#define CMP_COMPOCR_C1OP_Msk              (0x40UL)                  /*!< CMP COMPOCR: C1OP (Bitfield-Mask: 0x01)               */
#define CMP_COMPOCR_C1OTWMD_Pos           (7UL)                     /*!< CMP COMPOCR: C1OTWMD (Bit 7)                          */
#define CMP_COMPOCR_C1OTWMD_Msk           (0x80UL)                  /*!< CMP COMPOCR: C1OTWMD (Bitfield-Mask: 0x01)            */
/* ========================================================  CVRCTL  ========================================================= */
#define CMP_CVRCTL_CVRVS0_Pos             (0UL)                     /*!< CMP CVRCTL: CVRVS0 (Bit 0)                            */
#define CMP_CVRCTL_CVRVS0_Msk             (0x1UL)                   /*!< CMP CVRCTL: CVRVS0 (Bitfield-Mask: 0x01)              */
#define CMP_CVRCTL_CVRE0_Pos              (1UL)                     /*!< CMP CVRCTL: CVRE0 (Bit 1)                             */
#define CMP_CVRCTL_CVRE0_Msk              (0x2UL)                   /*!< CMP CVRCTL: CVRE0 (Bitfield-Mask: 0x01)               */
#define CMP_CVRCTL_CVRVS1_Pos             (4UL)                     /*!< CMP CVRCTL: CVRVS1 (Bit 4)                            */
#define CMP_CVRCTL_CVRVS1_Msk             (0x10UL)                  /*!< CMP CVRCTL: CVRVS1 (Bitfield-Mask: 0x01)              */
#define CMP_CVRCTL_CVRE1_Pos              (5UL)                     /*!< CMP CVRCTL: CVRE1 (Bit 5)                             */
#define CMP_CVRCTL_CVRE1_Msk              (0x20UL)                  /*!< CMP CVRCTL: CVRE1 (Bitfield-Mask: 0x01)               */
/* =========================================================  C0RVM  ========================================================= */
/* =========================================================  C1RVM  ========================================================= */
/* ========================================================  CMPSEL0  ======================================================== */
#define CMP_CMPSEL0_C0REFS_Pos            (0UL)                     /*!< CMP CMPSEL0: C0REFS (Bit 0)                           */
#define CMP_CMPSEL0_C0REFS_Msk            (0x3UL)                   /*!< CMP CMPSEL0: C0REFS (Bitfield-Mask: 0x03)             */
#define CMP_CMPSEL0_CMP0SEL_Pos           (7UL)                     /*!< CMP CMPSEL0: CMP0SEL (Bit 7)                          */
#define CMP_CMPSEL0_CMP0SEL_Msk           (0x80UL)                  /*!< CMP CMPSEL0: CMP0SEL (Bitfield-Mask: 0x01)            */
/* ========================================================  CMPSEL1  ======================================================== */
#define CMP_CMPSEL1_C1REFS_Pos            (0UL)                     /*!< CMP CMPSEL1: C1REFS (Bit 0)                           */
#define CMP_CMPSEL1_C1REFS_Msk            (0x7UL)                   /*!< CMP CMPSEL1: C1REFS (Bitfield-Mask: 0x07)             */
#define CMP_CMPSEL1_CMP1SEL_Pos           (6UL)                     /*!< CMP CMPSEL1: CMP1SEL (Bit 6)                          */
#define CMP_CMPSEL1_CMP1SEL_Msk           (0xc0UL)                  /*!< CMP CMPSEL1: CMP1SEL (Bitfield-Mask: 0x03)            */
/* ========================================================  CMP0HY  ========================================================= */
#define CMP_CMP0HY_C0HYSLS_Pos            (0UL)                     /*!< CMP CMP0HY: C0HYSLS (Bit 0)                           */
#define CMP_CMP0HY_C0HYSLS_Msk            (0x3UL)                   /*!< CMP CMP0HY: C0HYSLS (Bitfield-Mask: 0x03)             */
#define CMP_CMP0HY_C0HYSVS_Pos            (4UL)                     /*!< CMP CMP0HY: C0HYSVS (Bit 4)                           */
#define CMP_CMP0HY_C0HYSVS_Msk            (0x30UL)                  /*!< CMP CMP0HY: C0HYSVS (Bitfield-Mask: 0x03)             */
/* ========================================================  CMP1HY  ========================================================= */
#define CMP_CMP1HY_C1HYSLS_Pos            (0UL)                     /*!< CMP CMP1HY: C1HYSLS (Bit 0)                           */
#define CMP_CMP1HY_C1HYSLS_Msk            (0x3UL)                   /*!< CMP CMP1HY: C1HYSLS (Bitfield-Mask: 0x03)             */
#define CMP_CMP1HY_C1HYSVS_Pos            (4UL)                     /*!< CMP CMP1HY: C1HYSVS (Bit 4)                           */
#define CMP_CMP1HY_C1HYSVS_Msk            (0x30UL)                  /*!< CMP CMP1HY: C1HYSVS (Bitfield-Mask: 0x03)             */


/* =========================================================================================================================== */
/* ================                                            PGA                                            ================ */
/* =========================================================================================================================== */

/* ========================================================  PGA0CTL  ======================================================== */
#define PGA_PGA0CTL_PGAVG_Pos             (0UL)                     /*!< PGA PGA0CTL: PGAVG (Bit 0)                            */
#define PGA_PGA0CTL_PGAVG_Msk             (0x7UL)                   /*!< PGA PGA0CTL: PGAVG (Bitfield-Mask: 0x07)              */
#define PGA_PGA0CTL_PGA0R1_N_Pos          (3UL)                     /*!< PGA PGA0CTL: PGA0R1_N (Bit 3)                         */
#define PGA_PGA0CTL_PGA0R1_N_Msk          (0x8UL)                   /*!< PGA PGA0CTL: PGA0R1_N (Bitfield-Mask: 0x01)           */
#define PGA_PGA0CTL_PGA0INHL_Pos          (4UL)                     /*!< PGA PGA0CTL: PGA0INHL (Bit 4)                         */
#define PGA_PGA0CTL_PGA0INHL_Msk          (0x10UL)                  /*!< PGA PGA0CTL: PGA0INHL (Bitfield-Mask: 0x01)           */
#define PGA_PGA0CTL_PGAEN_Pos             (7UL)                     /*!< PGA PGA0CTL: PGAEN (Bit 7)                            */
#define PGA_PGA0CTL_PGAEN_Msk             (0x80UL)                  /*!< PGA PGA0CTL: PGAEN (Bitfield-Mask: 0x01)              */


/* =========================================================================================================================== */
/* ================                                           SCI0                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  SSR00  ========================================================= */
#define SCI0_SSR00_OVF_Pos                (0UL)                     /*!< SCI0 SSR00: OVF (Bit 0)                               */
#define SCI0_SSR00_OVF_Msk                (0x1UL)                   /*!< SCI0 SSR00: OVF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR00_PEF_Pos                (1UL)                     /*!< SCI0 SSR00: PEF (Bit 1)                               */
#define SCI0_SSR00_PEF_Msk                (0x2UL)                   /*!< SCI0 SSR00: PEF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR00_FEF_Pos                (2UL)                     /*!< SCI0 SSR00: FEF (Bit 2)                               */
#define SCI0_SSR00_FEF_Msk                (0x4UL)                   /*!< SCI0 SSR00: FEF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR00_BFF_Pos                (5UL)                     /*!< SCI0 SSR00: BFF (Bit 5)                               */
#define SCI0_SSR00_BFF_Msk                (0x20UL)                  /*!< SCI0 SSR00: BFF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR00_TSF_Pos                (6UL)                     /*!< SCI0 SSR00: TSF (Bit 6)                               */
#define SCI0_SSR00_TSF_Msk                (0x40UL)                  /*!< SCI0 SSR00: TSF (Bitfield-Mask: 0x01)                 */
/* =========================================================  SSR01  ========================================================= */
#define SCI0_SSR01_OVF_Pos                (0UL)                     /*!< SCI0 SSR01: OVF (Bit 0)                               */
#define SCI0_SSR01_OVF_Msk                (0x1UL)                   /*!< SCI0 SSR01: OVF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR01_PEF_Pos                (1UL)                     /*!< SCI0 SSR01: PEF (Bit 1)                               */
#define SCI0_SSR01_PEF_Msk                (0x2UL)                   /*!< SCI0 SSR01: PEF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR01_FEF_Pos                (2UL)                     /*!< SCI0 SSR01: FEF (Bit 2)                               */
#define SCI0_SSR01_FEF_Msk                (0x4UL)                   /*!< SCI0 SSR01: FEF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR01_BFF_Pos                (5UL)                     /*!< SCI0 SSR01: BFF (Bit 5)                               */
#define SCI0_SSR01_BFF_Msk                (0x20UL)                  /*!< SCI0 SSR01: BFF (Bitfield-Mask: 0x01)                 */
#define SCI0_SSR01_TSF_Pos                (6UL)                     /*!< SCI0 SSR01: TSF (Bit 6)                               */
#define SCI0_SSR01_TSF_Msk                (0x40UL)                  /*!< SCI0 SSR01: TSF (Bitfield-Mask: 0x01)                 */
/* =========================================================  SIR00  ========================================================= */
#define SCI0_SIR00_OVCT_Pos               (0UL)                     /*!< SCI0 SIR00: OVCT (Bit 0)                              */
#define SCI0_SIR00_OVCT_Msk               (0x1UL)                   /*!< SCI0 SIR00: OVCT (Bitfield-Mask: 0x01)                */
#define SCI0_SIR00_PECT_Pos               (1UL)                     /*!< SCI0 SIR00: PECT (Bit 1)                              */
#define SCI0_SIR00_PECT_Msk               (0x2UL)                   /*!< SCI0 SIR00: PECT (Bitfield-Mask: 0x01)                */
#define SCI0_SIR00_FECT_Pos               (2UL)                     /*!< SCI0 SIR00: FECT (Bit 2)                              */
#define SCI0_SIR00_FECT_Msk               (0x4UL)                   /*!< SCI0 SIR00: FECT (Bitfield-Mask: 0x01)                */
/* =========================================================  SIR01  ========================================================= */
#define SCI0_SIR01_OVCT_Pos               (0UL)                     /*!< SCI0 SIR01: OVCT (Bit 0)                              */
#define SCI0_SIR01_OVCT_Msk               (0x1UL)                   /*!< SCI0 SIR01: OVCT (Bitfield-Mask: 0x01)                */
#define SCI0_SIR01_PECT_Pos               (1UL)                     /*!< SCI0 SIR01: PECT (Bit 1)                              */
#define SCI0_SIR01_PECT_Msk               (0x2UL)                   /*!< SCI0 SIR01: PECT (Bitfield-Mask: 0x01)                */
#define SCI0_SIR01_FECT_Pos               (2UL)                     /*!< SCI0 SIR01: FECT (Bit 2)                              */
#define SCI0_SIR01_FECT_Msk               (0x4UL)                   /*!< SCI0 SIR01: FECT (Bitfield-Mask: 0x01)                */
/* =========================================================  SMR00  ========================================================= */
#define SCI0_SMR00_MD_Pos                 (0UL)                     /*!< SCI0 SMR00: MD (Bit 0)                                */
#define SCI0_SMR00_MD_Msk                 (0x7UL)                   /*!< SCI0 SMR00: MD (Bitfield-Mask: 0x07)                  */
#define SCI0_SMR00_SIS_Pos                (6UL)                     /*!< SCI0 SMR00: SIS (Bit 6)                               */
#define SCI0_SMR00_SIS_Msk                (0x40UL)                  /*!< SCI0 SMR00: SIS (Bitfield-Mask: 0x01)                 */
#define SCI0_SMR00_STS_Pos                (8UL)                     /*!< SCI0 SMR00: STS (Bit 8)                               */
#define SCI0_SMR00_STS_Msk                (0x100UL)                 /*!< SCI0 SMR00: STS (Bitfield-Mask: 0x01)                 */
#define SCI0_SMR00_CCS_Pos                (14UL)                    /*!< SCI0 SMR00: CCS (Bit 14)                              */
#define SCI0_SMR00_CCS_Msk                (0x4000UL)                /*!< SCI0 SMR00: CCS (Bitfield-Mask: 0x01)                 */
#define SCI0_SMR00_CKS_Pos                (15UL)                    /*!< SCI0 SMR00: CKS (Bit 15)                              */
#define SCI0_SMR00_CKS_Msk                (0x8000UL)                /*!< SCI0 SMR00: CKS (Bitfield-Mask: 0x01)                 */
/* =========================================================  SMR01  ========================================================= */
#define SCI0_SMR01_MD_Pos                 (0UL)                     /*!< SCI0 SMR01: MD (Bit 0)                                */
#define SCI0_SMR01_MD_Msk                 (0x7UL)                   /*!< SCI0 SMR01: MD (Bitfield-Mask: 0x07)                  */
#define SCI0_SMR01_SIS_Pos                (6UL)                     /*!< SCI0 SMR01: SIS (Bit 6)                               */
#define SCI0_SMR01_SIS_Msk                (0x40UL)                  /*!< SCI0 SMR01: SIS (Bitfield-Mask: 0x01)                 */
#define SCI0_SMR01_STS_Pos                (8UL)                     /*!< SCI0 SMR01: STS (Bit 8)                               */
#define SCI0_SMR01_STS_Msk                (0x100UL)                 /*!< SCI0 SMR01: STS (Bitfield-Mask: 0x01)                 */
#define SCI0_SMR01_CCS_Pos                (14UL)                    /*!< SCI0 SMR01: CCS (Bit 14)                              */
#define SCI0_SMR01_CCS_Msk                (0x4000UL)                /*!< SCI0 SMR01: CCS (Bitfield-Mask: 0x01)                 */
#define SCI0_SMR01_CKS_Pos                (15UL)                    /*!< SCI0 SMR01: CKS (Bit 15)                              */
#define SCI0_SMR01_CKS_Msk                (0x8000UL)                /*!< SCI0 SMR01: CKS (Bitfield-Mask: 0x01)                 */
/* =========================================================  SCR00  ========================================================= */
#define SCI0_SCR00_DLS_Pos                (0UL)                     /*!< SCI0 SCR00: DLS (Bit 0)                               */
#define SCI0_SCR00_DLS_Msk                (0xfUL)                   /*!< SCI0 SCR00: DLS (Bitfield-Mask: 0x0f)                 */
#define SCI0_SCR00_SLC_Pos                (4UL)                     /*!< SCI0 SCR00: SLC (Bit 4)                               */
#define SCI0_SCR00_SLC_Msk                (0x30UL)                  /*!< SCI0 SCR00: SLC (Bitfield-Mask: 0x03)                 */
#define SCI0_SCR00_DIR_Pos                (7UL)                     /*!< SCI0 SCR00: DIR (Bit 7)                               */
#define SCI0_SCR00_DIR_Msk                (0x80UL)                  /*!< SCI0 SCR00: DIR (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR00_PTC_Pos                (8UL)                     /*!< SCI0 SCR00: PTC (Bit 8)                               */
#define SCI0_SCR00_PTC_Msk                (0x300UL)                 /*!< SCI0 SCR00: PTC (Bitfield-Mask: 0x03)                 */
#define SCI0_SCR00_EOC_Pos                (10UL)                    /*!< SCI0 SCR00: EOC (Bit 10)                              */
#define SCI0_SCR00_EOC_Msk                (0x400UL)                 /*!< SCI0 SCR00: EOC (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR00_CKP_Pos                (12UL)                    /*!< SCI0 SCR00: CKP (Bit 12)                              */
#define SCI0_SCR00_CKP_Msk                (0x1000UL)                /*!< SCI0 SCR00: CKP (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR00_DAP_Pos                (13UL)                    /*!< SCI0 SCR00: DAP (Bit 13)                              */
#define SCI0_SCR00_DAP_Msk                (0x2000UL)                /*!< SCI0 SCR00: DAP (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR00_RXE_Pos                (14UL)                    /*!< SCI0 SCR00: RXE (Bit 14)                              */
#define SCI0_SCR00_RXE_Msk                (0x4000UL)                /*!< SCI0 SCR00: RXE (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR00_TXE_Pos                (15UL)                    /*!< SCI0 SCR00: TXE (Bit 15)                              */
#define SCI0_SCR00_TXE_Msk                (0x8000UL)                /*!< SCI0 SCR00: TXE (Bitfield-Mask: 0x01)                 */
/* =========================================================  SCR01  ========================================================= */
#define SCI0_SCR01_DLS_Pos                (0UL)                     /*!< SCI0 SCR01: DLS (Bit 0)                               */
#define SCI0_SCR01_DLS_Msk                (0xfUL)                   /*!< SCI0 SCR01: DLS (Bitfield-Mask: 0x0f)                 */
#define SCI0_SCR01_SLC_Pos                (4UL)                     /*!< SCI0 SCR01: SLC (Bit 4)                               */
#define SCI0_SCR01_SLC_Msk                (0x30UL)                  /*!< SCI0 SCR01: SLC (Bitfield-Mask: 0x03)                 */
#define SCI0_SCR01_DIR_Pos                (7UL)                     /*!< SCI0 SCR01: DIR (Bit 7)                               */
#define SCI0_SCR01_DIR_Msk                (0x80UL)                  /*!< SCI0 SCR01: DIR (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR01_PTC_Pos                (8UL)                     /*!< SCI0 SCR01: PTC (Bit 8)                               */
#define SCI0_SCR01_PTC_Msk                (0x300UL)                 /*!< SCI0 SCR01: PTC (Bitfield-Mask: 0x03)                 */
#define SCI0_SCR01_EOC_Pos                (10UL)                    /*!< SCI0 SCR01: EOC (Bit 10)                              */
#define SCI0_SCR01_EOC_Msk                (0x400UL)                 /*!< SCI0 SCR01: EOC (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR01_CKP_Pos                (12UL)                    /*!< SCI0 SCR01: CKP (Bit 12)                              */
#define SCI0_SCR01_CKP_Msk                (0x1000UL)                /*!< SCI0 SCR01: CKP (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR01_DAP_Pos                (13UL)                    /*!< SCI0 SCR01: DAP (Bit 13)                              */
#define SCI0_SCR01_DAP_Msk                (0x2000UL)                /*!< SCI0 SCR01: DAP (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR01_RXE_Pos                (14UL)                    /*!< SCI0 SCR01: RXE (Bit 14)                              */
#define SCI0_SCR01_RXE_Msk                (0x4000UL)                /*!< SCI0 SCR01: RXE (Bitfield-Mask: 0x01)                 */
#define SCI0_SCR01_TXE_Pos                (15UL)                    /*!< SCI0 SCR01: TXE (Bit 15)                              */
#define SCI0_SCR01_TXE_Msk                (0x8000UL)                /*!< SCI0 SCR01: TXE (Bitfield-Mask: 0x01)                 */
/* ==========================================================  SE0  ========================================================== */
#define SCI0_SE0_SE00_Pos                 (0UL)                     /*!< SCI0 SE0: SE00 (Bit 0)                                */
#define SCI0_SE0_SE00_Msk                 (0x1UL)                   /*!< SCI0 SE0: SE00 (Bitfield-Mask: 0x01)                  */
#define SCI0_SE0_SE01_Pos                 (1UL)                     /*!< SCI0 SE0: SE01 (Bit 1)                                */
#define SCI0_SE0_SE01_Msk                 (0x2UL)                   /*!< SCI0 SE0: SE01 (Bitfield-Mask: 0x01)                  */
/* ==========================================================  SS0  ========================================================== */
#define SCI0_SS0_SS00_Pos                 (0UL)                     /*!< SCI0 SS0: SS00 (Bit 0)                                */
#define SCI0_SS0_SS00_Msk                 (0x1UL)                   /*!< SCI0 SS0: SS00 (Bitfield-Mask: 0x01)                  */
#define SCI0_SS0_SS01_Pos                 (1UL)                     /*!< SCI0 SS0: SS01 (Bit 1)                                */
#define SCI0_SS0_SS01_Msk                 (0x2UL)                   /*!< SCI0 SS0: SS01 (Bitfield-Mask: 0x01)                  */
/* ==========================================================  ST0  ========================================================== */
#define SCI0_ST0_ST00_Pos                 (0UL)                     /*!< SCI0 ST0: ST00 (Bit 0)                                */
#define SCI0_ST0_ST00_Msk                 (0x1UL)                   /*!< SCI0 ST0: ST00 (Bitfield-Mask: 0x01)                  */
#define SCI0_ST0_ST01_Pos                 (1UL)                     /*!< SCI0 ST0: ST01 (Bit 1)                                */
#define SCI0_ST0_ST01_Msk                 (0x2UL)                   /*!< SCI0 ST0: ST01 (Bitfield-Mask: 0x01)                  */
/* =========================================================  SPS0  ========================================================== */
#define SCI0_SPS0_PRS00_Pos               (0UL)                     /*!< SCI0 SPS0: PRS00 (Bit 0)                              */
#define SCI0_SPS0_PRS00_Msk               (0xfUL)                   /*!< SCI0 SPS0: PRS00 (Bitfield-Mask: 0x0f)                */
#define SCI0_SPS0_PRS01_Pos               (4UL)                     /*!< SCI0 SPS0: PRS01 (Bit 4)                              */
#define SCI0_SPS0_PRS01_Msk               (0xf0UL)                  /*!< SCI0 SPS0: PRS01 (Bitfield-Mask: 0x0f)                */
/* ==========================================================  SO0  ========================================================== */
#define SCI0_SO0_SO00_Pos                 (0UL)                     /*!< SCI0 SO0: SO00 (Bit 0)                                */
#define SCI0_SO0_SO00_Msk                 (0x1UL)                   /*!< SCI0 SO0: SO00 (Bitfield-Mask: 0x01)                  */
#define SCI0_SO0_SO01_Pos                 (1UL)                     /*!< SCI0 SO0: SO01 (Bit 1)                                */
#define SCI0_SO0_SO01_Msk                 (0x2UL)                   /*!< SCI0 SO0: SO01 (Bitfield-Mask: 0x01)                  */
#define SCI0_SO0_CKO00_Pos                (8UL)                     /*!< SCI0 SO0: CKO00 (Bit 8)                               */
#define SCI0_SO0_CKO00_Msk                (0x100UL)                 /*!< SCI0 SO0: CKO00 (Bitfield-Mask: 0x01)                 */
#define SCI0_SO0_CKO01_Pos                (9UL)                     /*!< SCI0 SO0: CKO01 (Bit 9)                               */
#define SCI0_SO0_CKO01_Msk                (0x200UL)                 /*!< SCI0 SO0: CKO01 (Bitfield-Mask: 0x01)                 */
/* =========================================================  SOE0  ========================================================== */
#define SCI0_SOE0_SOE00_Pos               (0UL)                     /*!< SCI0 SOE0: SOE00 (Bit 0)                              */
#define SCI0_SOE0_SOE00_Msk               (0x1UL)                   /*!< SCI0 SOE0: SOE00 (Bitfield-Mask: 0x01)                */
#define SCI0_SOE0_SOE01_Pos               (1UL)                     /*!< SCI0 SOE0: SOE01 (Bit 1)                              */
#define SCI0_SOE0_SOE01_Msk               (0x2UL)                   /*!< SCI0 SOE0: SOE01 (Bitfield-Mask: 0x01)                */
/* =========================================================  SOL0  ========================================================== */
#define SCI0_SOL0_SOL00_Pos               (0UL)                     /*!< SCI0 SOL0: SOL00 (Bit 0)                              */
#define SCI0_SOL0_SOL00_Msk               (0x1UL)                   /*!< SCI0 SOL0: SOL00 (Bitfield-Mask: 0x01)                */
/* =========================================================  SDR0  ========================================================== */
/* =========================================================  SIO00  ========================================================= */
/* =========================================================  SIO01  ========================================================= */
/* =========================================================  TXD0  ========================================================== */
/* =========================================================  RXD0  ========================================================== */


/* =========================================================================================================================== */
/* ================                                           SCI1                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  SSR10  ========================================================= */
#define SCI1_SSR10_OVF_Pos                (0UL)                     /*!< SCI1 SSR10: OVF (Bit 0)                               */
#define SCI1_SSR10_OVF_Msk                (0x1UL)                   /*!< SCI1 SSR10: OVF (Bitfield-Mask: 0x01)                 */
#define SCI1_SSR10_PEF_Pos                (1UL)                     /*!< SCI1 SSR10: PEF (Bit 1)                               */
#define SCI1_SSR10_PEF_Msk                (0x2UL)                   /*!< SCI1 SSR10: PEF (Bitfield-Mask: 0x01)                 */
#define SCI1_SSR10_FEF_Pos                (2UL)                     /*!< SCI1 SSR10: FEF (Bit 2)                               */
#define SCI1_SSR10_FEF_Msk                (0x4UL)                   /*!< SCI1 SSR10: FEF (Bitfield-Mask: 0x01)                 */
#define SCI1_SSR10_BFF_Pos                (5UL)                     /*!< SCI1 SSR10: BFF (Bit 5)                               */
#define SCI1_SSR10_BFF_Msk                (0x20UL)                  /*!< SCI1 SSR10: BFF (Bitfield-Mask: 0x01)                 */
#define SCI1_SSR10_TSF_Pos                (6UL)                     /*!< SCI1 SSR10: TSF (Bit 6)                               */
#define SCI1_SSR10_TSF_Msk                (0x40UL)                  /*!< SCI1 SSR10: TSF (Bitfield-Mask: 0x01)                 */
/* =========================================================  SSR11  ========================================================= */
#define SCI1_SSR11_OVF_Pos                (0UL)                     /*!< SCI1 SSR11: OVF (Bit 0)                               */
#define SCI1_SSR11_OVF_Msk                (0x1UL)                   /*!< SCI1 SSR11: OVF (Bitfield-Mask: 0x01)                 */
#define SCI1_SSR11_PEF_Pos                (1UL)                     /*!< SCI1 SSR11: PEF (Bit 1)                               */
#define SCI1_SSR11_PEF_Msk                (0x2UL)                   /*!< SCI1 SSR11: PEF (Bitfield-Mask: 0x01)                 */
#define SCI1_SSR11_FEF_Pos                (2UL)                     /*!< SCI1 SSR11: FEF (Bit 2)                               */
#define SCI1_SSR11_FEF_Msk                (0x4UL)                   /*!< SCI1 SSR11: FEF (Bitfield-Mask: 0x01)                 */
#define SCI1_SSR11_BFF_Pos                (5UL)                     /*!< SCI1 SSR11: BFF (Bit 5)                               */
#define SCI1_SSR11_BFF_Msk                (0x20UL)                  /*!< SCI1 SSR11: BFF (Bitfield-Mask: 0x01)                 */
#define SCI1_SSR11_TSF_Pos                (6UL)                     /*!< SCI1 SSR11: TSF (Bit 6)                               */
#define SCI1_SSR11_TSF_Msk                (0x40UL)                  /*!< SCI1 SSR11: TSF (Bitfield-Mask: 0x01)                 */
/* =========================================================  SIR10  ========================================================= */
#define SCI1_SIR10_OVCT_Pos               (0UL)                     /*!< SCI1 SIR10: OVCT (Bit 0)                              */
#define SCI1_SIR10_OVCT_Msk               (0x1UL)                   /*!< SCI1 SIR10: OVCT (Bitfield-Mask: 0x01)                */
#define SCI1_SIR10_PECT_Pos               (1UL)                     /*!< SCI1 SIR10: PECT (Bit 1)                              */
#define SCI1_SIR10_PECT_Msk               (0x2UL)                   /*!< SCI1 SIR10: PECT (Bitfield-Mask: 0x01)                */
#define SCI1_SIR10_FECT_Pos               (2UL)                     /*!< SCI1 SIR10: FECT (Bit 2)                              */
#define SCI1_SIR10_FECT_Msk               (0x4UL)                   /*!< SCI1 SIR10: FECT (Bitfield-Mask: 0x01)                */
/* =========================================================  SIR11  ========================================================= */
#define SCI1_SIR11_OVCT_Pos               (0UL)                     /*!< SCI1 SIR11: OVCT (Bit 0)                              */
#define SCI1_SIR11_OVCT_Msk               (0x1UL)                   /*!< SCI1 SIR11: OVCT (Bitfield-Mask: 0x01)                */
#define SCI1_SIR11_PECT_Pos               (1UL)                     /*!< SCI1 SIR11: PECT (Bit 1)                              */
#define SCI1_SIR11_PECT_Msk               (0x2UL)                   /*!< SCI1 SIR11: PECT (Bitfield-Mask: 0x01)                */
#define SCI1_SIR11_FECT_Pos               (2UL)                     /*!< SCI1 SIR11: FECT (Bit 2)                              */
#define SCI1_SIR11_FECT_Msk               (0x4UL)                   /*!< SCI1 SIR11: FECT (Bitfield-Mask: 0x01)                */
/* =========================================================  SMR10  ========================================================= */
#define SCI1_SMR10_MD_Pos                 (0UL)                     /*!< SCI1 SMR10: MD (Bit 0)                                */
#define SCI1_SMR10_MD_Msk                 (0x7UL)                   /*!< SCI1 SMR10: MD (Bitfield-Mask: 0x07)                  */
#define SCI1_SMR10_SIS_Pos                (6UL)                     /*!< SCI1 SMR10: SIS (Bit 6)                               */
#define SCI1_SMR10_SIS_Msk                (0x40UL)                  /*!< SCI1 SMR10: SIS (Bitfield-Mask: 0x01)                 */
#define SCI1_SMR10_STS_Pos                (8UL)                     /*!< SCI1 SMR10: STS (Bit 8)                               */
#define SCI1_SMR10_STS_Msk                (0x100UL)                 /*!< SCI1 SMR10: STS (Bitfield-Mask: 0x01)                 */
#define SCI1_SMR10_CCS_Pos                (14UL)                    /*!< SCI1 SMR10: CCS (Bit 14)                              */
#define SCI1_SMR10_CCS_Msk                (0x4000UL)                /*!< SCI1 SMR10: CCS (Bitfield-Mask: 0x01)                 */
#define SCI1_SMR10_CKS_Pos                (15UL)                    /*!< SCI1 SMR10: CKS (Bit 15)                              */
#define SCI1_SMR10_CKS_Msk                (0x8000UL)                /*!< SCI1 SMR10: CKS (Bitfield-Mask: 0x01)                 */
/* =========================================================  SMR11  ========================================================= */
#define SCI1_SMR11_MD_Pos                 (0UL)                     /*!< SCI1 SMR11: MD (Bit 0)                                */
#define SCI1_SMR11_MD_Msk                 (0x7UL)                   /*!< SCI1 SMR11: MD (Bitfield-Mask: 0x07)                  */
#define SCI1_SMR11_SIS_Pos                (6UL)                     /*!< SCI1 SMR11: SIS (Bit 6)                               */
#define SCI1_SMR11_SIS_Msk                (0x40UL)                  /*!< SCI1 SMR11: SIS (Bitfield-Mask: 0x01)                 */
#define SCI1_SMR11_STS_Pos                (8UL)                     /*!< SCI1 SMR11: STS (Bit 8)                               */
#define SCI1_SMR11_STS_Msk                (0x100UL)                 /*!< SCI1 SMR11: STS (Bitfield-Mask: 0x01)                 */
#define SCI1_SMR11_CCS_Pos                (14UL)                    /*!< SCI1 SMR11: CCS (Bit 14)                              */
#define SCI1_SMR11_CCS_Msk                (0x4000UL)                /*!< SCI1 SMR11: CCS (Bitfield-Mask: 0x01)                 */
#define SCI1_SMR11_CKS_Pos                (15UL)                    /*!< SCI1 SMR11: CKS (Bit 15)                              */
#define SCI1_SMR11_CKS_Msk                (0x8000UL)                /*!< SCI1 SMR11: CKS (Bitfield-Mask: 0x01)                 */
/* =========================================================  SCR10  ========================================================= */
#define SCI1_SCR10_DLS_Pos                (0UL)                     /*!< SCI1 SCR10: DLS (Bit 0)                               */
#define SCI1_SCR10_DLS_Msk                (0x3UL)                   /*!< SCI1 SCR10: DLS (Bitfield-Mask: 0x03)                 */
#define SCI1_SCR10_SLC_Pos                (4UL)                     /*!< SCI1 SCR10: SLC (Bit 4)                               */
#define SCI1_SCR10_SLC_Msk                (0x30UL)                  /*!< SCI1 SCR10: SLC (Bitfield-Mask: 0x03)                 */
#define SCI1_SCR10_DIR_Pos                (7UL)                     /*!< SCI1 SCR10: DIR (Bit 7)                               */
#define SCI1_SCR10_DIR_Msk                (0x80UL)                  /*!< SCI1 SCR10: DIR (Bitfield-Mask: 0x01)                 */
#define SCI1_SCR10_PTC_Pos                (8UL)                     /*!< SCI1 SCR10: PTC (Bit 8)                               */
#define SCI1_SCR10_PTC_Msk                (0x300UL)                 /*!< SCI1 SCR10: PTC (Bitfield-Mask: 0x03)                 */
#define SCI1_SCR10_EOC_Pos                (10UL)                    /*!< SCI1 SCR10: EOC (Bit 10)                              */
#define SCI1_SCR10_EOC_Msk                (0x400UL)                 /*!< SCI1 SCR10: EOC (Bitfield-Mask: 0x01)                 */
#define SCI1_SCR10_CKP_Pos                (12UL)                    /*!< SCI1 SCR10: CKP (Bit 12)                              */
#define SCI1_SCR10_CKP_Msk                (0x1000UL)                /*!< SCI1 SCR10: CKP (Bitfield-Mask: 0x01)                 */
#define SCI1_SCR10_DAP_Pos                (13UL)                    /*!< SCI1 SCR10: DAP (Bit 13)                              */
#define SCI1_SCR10_DAP_Msk                (0x2000UL)                /*!< SCI1 SCR10: DAP (Bitfield-Mask: 0x01)                 */
#define SCI1_SCR10_RXE_Pos                (14UL)                    /*!< SCI1 SCR10: RXE (Bit 14)                              */
#define SCI1_SCR10_RXE_Msk                (0x4000UL)                /*!< SCI1 SCR10: RXE (Bitfield-Mask: 0x01)                 */
#define SCI1_SCR10_TXE_Pos                (15UL)                    /*!< SCI1 SCR10: TXE (Bit 15)                              */
#define SCI1_SCR10_TXE_Msk                (0x8000UL)                /*!< SCI1 SCR10: TXE (Bitfield-Mask: 0x01)                 */
/* =========================================================  SCR11  ========================================================= */
#define SCI1_SCR11_DLS_Pos                (0UL)                     /*!< SCI1 SCR11: DLS (Bit 0)                               */
#define SCI1_SCR11_DLS_Msk                (0x3UL)                   /*!< SCI1 SCR11: DLS (Bitfield-Mask: 0x03)                 */
#define SCI1_SCR11_SLC_Pos                (4UL)                     /*!< SCI1 SCR11: SLC (Bit 4)                               */
#define SCI1_SCR11_SLC_Msk                (0x30UL)                  /*!< SCI1 SCR11: SLC (Bitfield-Mask: 0x03)                 */
#define SCI1_SCR11_DIR_Pos                (7UL)                     /*!< SCI1 SCR11: DIR (Bit 7)                               */
#define SCI1_SCR11_DIR_Msk                (0x80UL)                  /*!< SCI1 SCR11: DIR (Bitfield-Mask: 0x01)                 */
#define SCI1_SCR11_PTC_Pos                (8UL)                     /*!< SCI1 SCR11: PTC (Bit 8)                               */
#define SCI1_SCR11_PTC_Msk                (0x300UL)                 /*!< SCI1 SCR11: PTC (Bitfield-Mask: 0x03)                 */
#define SCI1_SCR11_EOC_Pos                (10UL)                    /*!< SCI1 SCR11: EOC (Bit 10)                              */
#define SCI1_SCR11_EOC_Msk                (0x400UL)                 /*!< SCI1 SCR11: EOC (Bitfield-Mask: 0x01)                 */
#define SCI1_SCR11_CKP_Pos                (12UL)                    /*!< SCI1 SCR11: CKP (Bit 12)                              */
#define SCI1_SCR11_CKP_Msk                (0x1000UL)                /*!< SCI1 SCR11: CKP (Bitfield-Mask: 0x01)                 */
#define SCI1_SCR11_DAP_Pos                (13UL)                    /*!< SCI1 SCR11: DAP (Bit 13)                              */
#define SCI1_SCR11_DAP_Msk                (0x2000UL)                /*!< SCI1 SCR11: DAP (Bitfield-Mask: 0x01)                 */
#define SCI1_SCR11_RXE_Pos                (14UL)                    /*!< SCI1 SCR11: RXE (Bit 14)                              */
#define SCI1_SCR11_RXE_Msk                (0x4000UL)                /*!< SCI1 SCR11: RXE (Bitfield-Mask: 0x01)                 */
#define SCI1_SCR11_TXE_Pos                (15UL)                    /*!< SCI1 SCR11: TXE (Bit 15)                              */
#define SCI1_SCR11_TXE_Msk                (0x8000UL)                /*!< SCI1 SCR11: TXE (Bitfield-Mask: 0x01)                 */
/* ==========================================================  SE1  ========================================================== */
#define SCI1_SE1_SE10_Pos                 (0UL)                     /*!< SCI1 SE1: SE10 (Bit 0)                                */
#define SCI1_SE1_SE10_Msk                 (0x1UL)                   /*!< SCI1 SE1: SE10 (Bitfield-Mask: 0x01)                  */
#define SCI1_SE1_SE11_Pos                 (1UL)                     /*!< SCI1 SE1: SE11 (Bit 1)                                */
#define SCI1_SE1_SE11_Msk                 (0x2UL)                   /*!< SCI1 SE1: SE11 (Bitfield-Mask: 0x01)                  */
/* ==========================================================  SS1  ========================================================== */
#define SCI1_SS1_SS10_Pos                 (0UL)                     /*!< SCI1 SS1: SS10 (Bit 0)                                */
#define SCI1_SS1_SS10_Msk                 (0x1UL)                   /*!< SCI1 SS1: SS10 (Bitfield-Mask: 0x01)                  */
#define SCI1_SS1_SS11_Pos                 (1UL)                     /*!< SCI1 SS1: SS11 (Bit 1)                                */
#define SCI1_SS1_SS11_Msk                 (0x2UL)                   /*!< SCI1 SS1: SS11 (Bitfield-Mask: 0x01)                  */
/* ==========================================================  ST1  ========================================================== */
#define SCI1_ST1_ST10_Pos                 (0UL)                     /*!< SCI1 ST1: ST10 (Bit 0)                                */
#define SCI1_ST1_ST10_Msk                 (0x1UL)                   /*!< SCI1 ST1: ST10 (Bitfield-Mask: 0x01)                  */
#define SCI1_ST1_ST11_Pos                 (1UL)                     /*!< SCI1 ST1: ST11 (Bit 1)                                */
#define SCI1_ST1_ST11_Msk                 (0x2UL)                   /*!< SCI1 ST1: ST11 (Bitfield-Mask: 0x01)                  */
/* =========================================================  SPS1  ========================================================== */
#define SCI1_SPS1_PRS10_Pos               (0UL)                     /*!< SCI1 SPS1: PRS10 (Bit 0)                              */
#define SCI1_SPS1_PRS10_Msk               (0xfUL)                   /*!< SCI1 SPS1: PRS10 (Bitfield-Mask: 0x0f)                */
#define SCI1_SPS1_PRS11_Pos               (4UL)                     /*!< SCI1 SPS1: PRS11 (Bit 4)                              */
#define SCI1_SPS1_PRS11_Msk               (0xf0UL)                  /*!< SCI1 SPS1: PRS11 (Bitfield-Mask: 0x0f)                */
/* ==========================================================  SO1  ========================================================== */
#define SCI1_SO1_SO10_Pos                 (0UL)                     /*!< SCI1 SO1: SO10 (Bit 0)                                */
#define SCI1_SO1_SO10_Msk                 (0x1UL)                   /*!< SCI1 SO1: SO10 (Bitfield-Mask: 0x01)                  */
#define SCI1_SO1_SO11_Pos                 (1UL)                     /*!< SCI1 SO1: SO11 (Bit 1)                                */
#define SCI1_SO1_SO11_Msk                 (0x2UL)                   /*!< SCI1 SO1: SO11 (Bitfield-Mask: 0x01)                  */
#define SCI1_SO1_CKO10_Pos                (8UL)                     /*!< SCI1 SO1: CKO10 (Bit 8)                               */
#define SCI1_SO1_CKO10_Msk                (0x100UL)                 /*!< SCI1 SO1: CKO10 (Bitfield-Mask: 0x01)                 */
#define SCI1_SO1_CKO11_Pos                (9UL)                     /*!< SCI1 SO1: CKO11 (Bit 9)                               */
#define SCI1_SO1_CKO11_Msk                (0x200UL)                 /*!< SCI1 SO1: CKO11 (Bitfield-Mask: 0x01)                 */
/* =========================================================  SOE1  ========================================================== */
#define SCI1_SOE1_SOE10_Pos               (0UL)                     /*!< SCI1 SOE1: SOE10 (Bit 0)                              */
#define SCI1_SOE1_SOE10_Msk               (0x1UL)                   /*!< SCI1 SOE1: SOE10 (Bitfield-Mask: 0x01)                */
#define SCI1_SOE1_SOE11_Pos               (1UL)                     /*!< SCI1 SOE1: SOE11 (Bit 1)                              */
#define SCI1_SOE1_SOE11_Msk               (0x2UL)                   /*!< SCI1 SOE1: SOE11 (Bitfield-Mask: 0x01)                */
/* =========================================================  SOL1  ========================================================== */
#define SCI1_SOL1_SOL10_Pos               (0UL)                     /*!< SCI1 SOL1: SOL10 (Bit 0)                              */
#define SCI1_SOL1_SOL10_Msk               (0x1UL)                   /*!< SCI1 SOL1: SOL10 (Bitfield-Mask: 0x01)                */
/* =========================================================  SDR1  ========================================================== */
/* =========================================================  SIO10  ========================================================= */
/* =========================================================  SIO11  ========================================================= */
/* =========================================================  TXD1  ========================================================== */
/* =========================================================  RXD1  ========================================================== */


/* =========================================================================================================================== */
/* ================                                           SCI2                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  SSR20  ========================================================= */
#define SCI2_SSR20_OVF_Pos                (0UL)                     /*!< SCI2 SSR20: OVF (Bit 0)                               */
#define SCI2_SSR20_OVF_Msk                (0x1UL)                   /*!< SCI2 SSR20: OVF (Bitfield-Mask: 0x01)                 */
#define SCI2_SSR20_PEF_Pos                (1UL)                     /*!< SCI2 SSR20: PEF (Bit 1)                               */
#define SCI2_SSR20_PEF_Msk                (0x2UL)                   /*!< SCI2 SSR20: PEF (Bitfield-Mask: 0x01)                 */
#define SCI2_SSR20_FEF_Pos                (2UL)                     /*!< SCI2 SSR20: FEF (Bit 2)                               */
#define SCI2_SSR20_FEF_Msk                (0x4UL)                   /*!< SCI2 SSR20: FEF (Bitfield-Mask: 0x01)                 */
#define SCI2_SSR20_BFF_Pos                (5UL)                     /*!< SCI2 SSR20: BFF (Bit 5)                               */
#define SCI2_SSR20_BFF_Msk                (0x20UL)                  /*!< SCI2 SSR20: BFF (Bitfield-Mask: 0x01)                 */
#define SCI2_SSR20_TSF_Pos                (6UL)                     /*!< SCI2 SSR20: TSF (Bit 6)                               */
#define SCI2_SSR20_TSF_Msk                (0x40UL)                  /*!< SCI2 SSR20: TSF (Bitfield-Mask: 0x01)                 */
/* =========================================================  SSR21  ========================================================= */
#define SCI2_SSR21_OVF_Pos                (0UL)                     /*!< SCI2 SSR21: OVF (Bit 0)                               */
#define SCI2_SSR21_OVF_Msk                (0x1UL)                   /*!< SCI2 SSR21: OVF (Bitfield-Mask: 0x01)                 */
#define SCI2_SSR21_PEF_Pos                (1UL)                     /*!< SCI2 SSR21: PEF (Bit 1)                               */
#define SCI2_SSR21_PEF_Msk                (0x2UL)                   /*!< SCI2 SSR21: PEF (Bitfield-Mask: 0x01)                 */
#define SCI2_SSR21_FEF_Pos                (2UL)                     /*!< SCI2 SSR21: FEF (Bit 2)                               */
#define SCI2_SSR21_FEF_Msk                (0x4UL)                   /*!< SCI2 SSR21: FEF (Bitfield-Mask: 0x01)                 */
#define SCI2_SSR21_BFF_Pos                (5UL)                     /*!< SCI2 SSR21: BFF (Bit 5)                               */
#define SCI2_SSR21_BFF_Msk                (0x20UL)                  /*!< SCI2 SSR21: BFF (Bitfield-Mask: 0x01)                 */
#define SCI2_SSR21_TSF_Pos                (6UL)                     /*!< SCI2 SSR21: TSF (Bit 6)                               */
#define SCI2_SSR21_TSF_Msk                (0x40UL)                  /*!< SCI2 SSR21: TSF (Bitfield-Mask: 0x01)                 */
/* =========================================================  SIR20  ========================================================= */
#define SCI2_SIR20_OVCT_Pos               (0UL)                     /*!< SCI2 SIR20: OVCT (Bit 0)                              */
#define SCI2_SIR20_OVCT_Msk               (0x1UL)                   /*!< SCI2 SIR20: OVCT (Bitfield-Mask: 0x01)                */
#define SCI2_SIR20_PECT_Pos               (1UL)                     /*!< SCI2 SIR20: PECT (Bit 1)                              */
#define SCI2_SIR20_PECT_Msk               (0x2UL)                   /*!< SCI2 SIR20: PECT (Bitfield-Mask: 0x01)                */
#define SCI2_SIR20_FECT_Pos               (2UL)                     /*!< SCI2 SIR20: FECT (Bit 2)                              */
#define SCI2_SIR20_FECT_Msk               (0x4UL)                   /*!< SCI2 SIR20: FECT (Bitfield-Mask: 0x01)                */
/* =========================================================  SIR21  ========================================================= */
#define SCI2_SIR21_OVCT_Pos               (0UL)                     /*!< SCI2 SIR21: OVCT (Bit 0)                              */
#define SCI2_SIR21_OVCT_Msk               (0x1UL)                   /*!< SCI2 SIR21: OVCT (Bitfield-Mask: 0x01)                */
#define SCI2_SIR21_PECT_Pos               (1UL)                     /*!< SCI2 SIR21: PECT (Bit 1)                              */
#define SCI2_SIR21_PECT_Msk               (0x2UL)                   /*!< SCI2 SIR21: PECT (Bitfield-Mask: 0x01)                */
#define SCI2_SIR21_FECT_Pos               (2UL)                     /*!< SCI2 SIR21: FECT (Bit 2)                              */
#define SCI2_SIR21_FECT_Msk               (0x4UL)                   /*!< SCI2 SIR21: FECT (Bitfield-Mask: 0x01)                */
/* =========================================================  SMR20  ========================================================= */
#define SCI2_SMR20_MD_Pos                 (0UL)                     /*!< SCI2 SMR20: MD (Bit 0)                                */
#define SCI2_SMR20_MD_Msk                 (0x7UL)                   /*!< SCI2 SMR20: MD (Bitfield-Mask: 0x07)                  */
#define SCI2_SMR20_SIS_Pos                (6UL)                     /*!< SCI2 SMR20: SIS (Bit 6)                               */
#define SCI2_SMR20_SIS_Msk                (0x40UL)                  /*!< SCI2 SMR20: SIS (Bitfield-Mask: 0x01)                 */
#define SCI2_SMR20_STS_Pos                (8UL)                     /*!< SCI2 SMR20: STS (Bit 8)                               */
#define SCI2_SMR20_STS_Msk                (0x100UL)                 /*!< SCI2 SMR20: STS (Bitfield-Mask: 0x01)                 */
#define SCI2_SMR20_CCS_Pos                (14UL)                    /*!< SCI2 SMR20: CCS (Bit 14)                              */
#define SCI2_SMR20_CCS_Msk                (0x4000UL)                /*!< SCI2 SMR20: CCS (Bitfield-Mask: 0x01)                 */
#define SCI2_SMR20_CKS_Pos                (15UL)                    /*!< SCI2 SMR20: CKS (Bit 15)                              */
#define SCI2_SMR20_CKS_Msk                (0x8000UL)                /*!< SCI2 SMR20: CKS (Bitfield-Mask: 0x01)                 */
/* =========================================================  SMR21  ========================================================= */
#define SCI2_SMR21_MD_Pos                 (0UL)                     /*!< SCI2 SMR21: MD (Bit 0)                                */
#define SCI2_SMR21_MD_Msk                 (0x7UL)                   /*!< SCI2 SMR21: MD (Bitfield-Mask: 0x07)                  */
#define SCI2_SMR21_SIS_Pos                (6UL)                     /*!< SCI2 SMR21: SIS (Bit 6)                               */
#define SCI2_SMR21_SIS_Msk                (0x40UL)                  /*!< SCI2 SMR21: SIS (Bitfield-Mask: 0x01)                 */
#define SCI2_SMR21_STS_Pos                (8UL)                     /*!< SCI2 SMR21: STS (Bit 8)                               */
#define SCI2_SMR21_STS_Msk                (0x100UL)                 /*!< SCI2 SMR21: STS (Bitfield-Mask: 0x01)                 */
#define SCI2_SMR21_CCS_Pos                (14UL)                    /*!< SCI2 SMR21: CCS (Bit 14)                              */
#define SCI2_SMR21_CCS_Msk                (0x4000UL)                /*!< SCI2 SMR21: CCS (Bitfield-Mask: 0x01)                 */
#define SCI2_SMR21_CKS_Pos                (15UL)                    /*!< SCI2 SMR21: CKS (Bit 15)                              */
#define SCI2_SMR21_CKS_Msk                (0x8000UL)                /*!< SCI2 SMR21: CKS (Bitfield-Mask: 0x01)                 */
/* =========================================================  SCR20  ========================================================= */
#define SCI2_SCR20_DLS_Pos                (0UL)                     /*!< SCI2 SCR20: DLS (Bit 0)                               */
#define SCI2_SCR20_DLS_Msk                (0x3UL)                   /*!< SCI2 SCR20: DLS (Bitfield-Mask: 0x03)                 */
#define SCI2_SCR20_SLC_Pos                (4UL)                     /*!< SCI2 SCR20: SLC (Bit 4)                               */
#define SCI2_SCR20_SLC_Msk                (0x30UL)                  /*!< SCI2 SCR20: SLC (Bitfield-Mask: 0x03)                 */
#define SCI2_SCR20_DIR_Pos                (7UL)                     /*!< SCI2 SCR20: DIR (Bit 7)                               */
#define SCI2_SCR20_DIR_Msk                (0x80UL)                  /*!< SCI2 SCR20: DIR (Bitfield-Mask: 0x01)                 */
#define SCI2_SCR20_PTC_Pos                (8UL)                     /*!< SCI2 SCR20: PTC (Bit 8)                               */
#define SCI2_SCR20_PTC_Msk                (0x300UL)                 /*!< SCI2 SCR20: PTC (Bitfield-Mask: 0x03)                 */
#define SCI2_SCR20_EOC_Pos                (10UL)                    /*!< SCI2 SCR20: EOC (Bit 10)                              */
#define SCI2_SCR20_EOC_Msk                (0x400UL)                 /*!< SCI2 SCR20: EOC (Bitfield-Mask: 0x01)                 */
#define SCI2_SCR20_CKP_Pos                (12UL)                    /*!< SCI2 SCR20: CKP (Bit 12)                              */
#define SCI2_SCR20_CKP_Msk                (0x1000UL)                /*!< SCI2 SCR20: CKP (Bitfield-Mask: 0x01)                 */
#define SCI2_SCR20_DAP_Pos                (13UL)                    /*!< SCI2 SCR20: DAP (Bit 13)                              */
#define SCI2_SCR20_DAP_Msk                (0x2000UL)                /*!< SCI2 SCR20: DAP (Bitfield-Mask: 0x01)                 */
#define SCI2_SCR20_RXE_Pos                (14UL)                    /*!< SCI2 SCR20: RXE (Bit 14)                              */
#define SCI2_SCR20_RXE_Msk                (0x4000UL)                /*!< SCI2 SCR20: RXE (Bitfield-Mask: 0x01)                 */
#define SCI2_SCR20_TXE_Pos                (15UL)                    /*!< SCI2 SCR20: TXE (Bit 15)                              */
#define SCI2_SCR20_TXE_Msk                (0x8000UL)                /*!< SCI2 SCR20: TXE (Bitfield-Mask: 0x01)                 */
/* =========================================================  SCR21  ========================================================= */
#define SCI2_SCR21_DLS_Pos                (0UL)                     /*!< SCI2 SCR21: DLS (Bit 0)                               */
#define SCI2_SCR21_DLS_Msk                (0x3UL)                   /*!< SCI2 SCR21: DLS (Bitfield-Mask: 0x03)                 */
#define SCI2_SCR21_SLC_Pos                (4UL)                     /*!< SCI2 SCR21: SLC (Bit 4)                               */
#define SCI2_SCR21_SLC_Msk                (0x30UL)                  /*!< SCI2 SCR21: SLC (Bitfield-Mask: 0x03)                 */
#define SCI2_SCR21_DIR_Pos                (7UL)                     /*!< SCI2 SCR21: DIR (Bit 7)                               */
#define SCI2_SCR21_DIR_Msk                (0x80UL)                  /*!< SCI2 SCR21: DIR (Bitfield-Mask: 0x01)                 */
#define SCI2_SCR21_PTC_Pos                (8UL)                     /*!< SCI2 SCR21: PTC (Bit 8)                               */
#define SCI2_SCR21_PTC_Msk                (0x300UL)                 /*!< SCI2 SCR21: PTC (Bitfield-Mask: 0x03)                 */
#define SCI2_SCR21_EOC_Pos                (10UL)                    /*!< SCI2 SCR21: EOC (Bit 10)                              */
#define SCI2_SCR21_EOC_Msk                (0x400UL)                 /*!< SCI2 SCR21: EOC (Bitfield-Mask: 0x01)                 */
#define SCI2_SCR21_CKP_Pos                (12UL)                    /*!< SCI2 SCR21: CKP (Bit 12)                              */
#define SCI2_SCR21_CKP_Msk                (0x1000UL)                /*!< SCI2 SCR21: CKP (Bitfield-Mask: 0x01)                 */
#define SCI2_SCR21_DAP_Pos                (13UL)                    /*!< SCI2 SCR21: DAP (Bit 13)                              */
#define SCI2_SCR21_DAP_Msk                (0x2000UL)                /*!< SCI2 SCR21: DAP (Bitfield-Mask: 0x01)                 */
#define SCI2_SCR21_RXE_Pos                (14UL)                    /*!< SCI2 SCR21: RXE (Bit 14)                              */
#define SCI2_SCR21_RXE_Msk                (0x4000UL)                /*!< SCI2 SCR21: RXE (Bitfield-Mask: 0x01)                 */
#define SCI2_SCR21_TXE_Pos                (15UL)                    /*!< SCI2 SCR21: TXE (Bit 15)                              */
#define SCI2_SCR21_TXE_Msk                (0x8000UL)                /*!< SCI2 SCR21: TXE (Bitfield-Mask: 0x01)                 */
/* ==========================================================  SE2  ========================================================== */
#define SCI2_SE2_SE20_Pos                 (0UL)                     /*!< SCI2 SE2: SE20 (Bit 0)                                */
#define SCI2_SE2_SE20_Msk                 (0x1UL)                   /*!< SCI2 SE2: SE20 (Bitfield-Mask: 0x01)                  */
#define SCI2_SE2_SE21_Pos                 (1UL)                     /*!< SCI2 SE2: SE21 (Bit 1)                                */
#define SCI2_SE2_SE21_Msk                 (0x2UL)                   /*!< SCI2 SE2: SE21 (Bitfield-Mask: 0x01)                  */
/* ==========================================================  SS2  ========================================================== */
#define SCI2_SS2_SS20_Pos                 (0UL)                     /*!< SCI2 SS2: SS20 (Bit 0)                                */
#define SCI2_SS2_SS20_Msk                 (0x1UL)                   /*!< SCI2 SS2: SS20 (Bitfield-Mask: 0x01)                  */
#define SCI2_SS2_SS21_Pos                 (1UL)                     /*!< SCI2 SS2: SS21 (Bit 1)                                */
#define SCI2_SS2_SS21_Msk                 (0x2UL)                   /*!< SCI2 SS2: SS21 (Bitfield-Mask: 0x01)                  */
/* ==========================================================  ST2  ========================================================== */
#define SCI2_ST2_ST20_Pos                 (0UL)                     /*!< SCI2 ST2: ST20 (Bit 0)                                */
#define SCI2_ST2_ST20_Msk                 (0x1UL)                   /*!< SCI2 ST2: ST20 (Bitfield-Mask: 0x01)                  */
#define SCI2_ST2_ST21_Pos                 (1UL)                     /*!< SCI2 ST2: ST21 (Bit 1)                                */
#define SCI2_ST2_ST21_Msk                 (0x2UL)                   /*!< SCI2 ST2: ST21 (Bitfield-Mask: 0x01)                  */
/* =========================================================  SPS2  ========================================================== */
#define SCI2_SPS2_PRS20_Pos               (0UL)                     /*!< SCI2 SPS2: PRS20 (Bit 0)                              */
#define SCI2_SPS2_PRS20_Msk               (0xfUL)                   /*!< SCI2 SPS2: PRS20 (Bitfield-Mask: 0x0f)                */
#define SCI2_SPS2_PRS21_Pos               (4UL)                     /*!< SCI2 SPS2: PRS21 (Bit 4)                              */
#define SCI2_SPS2_PRS21_Msk               (0xf0UL)                  /*!< SCI2 SPS2: PRS21 (Bitfield-Mask: 0x0f)                */
/* ==========================================================  SO2  ========================================================== */
#define SCI2_SO2_SO20_Pos                 (0UL)                     /*!< SCI2 SO2: SO20 (Bit 0)                                */
#define SCI2_SO2_SO20_Msk                 (0x1UL)                   /*!< SCI2 SO2: SO20 (Bitfield-Mask: 0x01)                  */
#define SCI2_SO2_SO21_Pos                 (1UL)                     /*!< SCI2 SO2: SO21 (Bit 1)                                */
#define SCI2_SO2_SO21_Msk                 (0x2UL)                   /*!< SCI2 SO2: SO21 (Bitfield-Mask: 0x01)                  */
#define SCI2_SO2_CKO20_Pos                (8UL)                     /*!< SCI2 SO2: CKO20 (Bit 8)                               */
#define SCI2_SO2_CKO20_Msk                (0x100UL)                 /*!< SCI2 SO2: CKO20 (Bitfield-Mask: 0x01)                 */
#define SCI2_SO2_CKO11_Pos                (9UL)                     /*!< SCI2 SO2: CKO11 (Bit 9)                               */
#define SCI2_SO2_CKO11_Msk                (0x200UL)                 /*!< SCI2 SO2: CKO11 (Bitfield-Mask: 0x01)                 */
/* =========================================================  SOE2  ========================================================== */
#define SCI2_SOE2_SOE20_Pos               (0UL)                     /*!< SCI2 SOE2: SOE20 (Bit 0)                              */
#define SCI2_SOE2_SOE20_Msk               (0x1UL)                   /*!< SCI2 SOE2: SOE20 (Bitfield-Mask: 0x01)                */
#define SCI2_SOE2_SOE21_Pos               (1UL)                     /*!< SCI2 SOE2: SOE21 (Bit 1)                              */
#define SCI2_SOE2_SOE21_Msk               (0x2UL)                   /*!< SCI2 SOE2: SOE21 (Bitfield-Mask: 0x01)                */
/* =========================================================  SOL2  ========================================================== */
#define SCI2_SOL2_SOL20_Pos               (0UL)                     /*!< SCI2 SOL2: SOL20 (Bit 0)                              */
#define SCI2_SOL2_SOL20_Msk               (0x1UL)                   /*!< SCI2 SOL2: SOL20 (Bitfield-Mask: 0x01)                */
/* =========================================================  SDR2  ========================================================== */
/* =========================================================  SIO20  ========================================================= */
/* =========================================================  SIO21  ========================================================= */
/* =========================================================  TXD2  ========================================================== */
/* =========================================================  RXD2  ========================================================== */


/* =========================================================================================================================== */
/* ================                                          SPIHS0                                           ================ */
/* =========================================================================================================================== */

/* =========================================================  SPIM0  ========================================================= */
#define SPIHS0_SPIM0_RECMD_Pos            (1UL)                     /*!< SPIHS0 SPIM0: RECMD (Bit 1)                           */
#define SPIHS0_SPIM0_RECMD_Msk            (0x2UL)                   /*!< SPIHS0 SPIM0: RECMD (Bitfield-Mask: 0x01)             */
#define SPIHS0_SPIM0_DLS_Pos              (2UL)                     /*!< SPIHS0 SPIM0: DLS (Bit 2)                             */
#define SPIHS0_SPIM0_DLS_Msk              (0x4UL)                   /*!< SPIHS0 SPIM0: DLS (Bitfield-Mask: 0x01)               */
#define SPIHS0_SPIM0_INTMD_Pos            (3UL)                     /*!< SPIHS0 SPIM0: INTMD (Bit 3)                           */
#define SPIHS0_SPIM0_INTMD_Msk            (0x8UL)                   /*!< SPIHS0 SPIM0: INTMD (Bitfield-Mask: 0x01)             */
#define SPIHS0_SPIM0_DIR_Pos              (4UL)                     /*!< SPIHS0 SPIM0: DIR (Bit 4)                             */
#define SPIHS0_SPIM0_DIR_Msk              (0x10UL)                  /*!< SPIHS0 SPIM0: DIR (Bitfield-Mask: 0x01)               */
#define SPIHS0_SPIM0_NSSE_Pos             (5UL)                     /*!< SPIHS0 SPIM0: NSSE (Bit 5)                            */
#define SPIHS0_SPIM0_NSSE_Msk             (0x20UL)                  /*!< SPIHS0 SPIM0: NSSE (Bitfield-Mask: 0x01)              */
#define SPIHS0_SPIM0_TRMD_Pos             (6UL)                     /*!< SPIHS0 SPIM0: TRMD (Bit 6)                            */
#define SPIHS0_SPIM0_TRMD_Msk             (0x40UL)                  /*!< SPIHS0 SPIM0: TRMD (Bitfield-Mask: 0x01)              */
#define SPIHS0_SPIM0_SPIE_Pos             (7UL)                     /*!< SPIHS0 SPIM0: SPIE (Bit 7)                            */
#define SPIHS0_SPIM0_SPIE_Msk             (0x80UL)                  /*!< SPIHS0 SPIM0: SPIE (Bitfield-Mask: 0x01)              */
/* =========================================================  SPIC0  ========================================================= */
#define SPIHS0_SPIC0_CKS_Pos              (0UL)                     /*!< SPIHS0 SPIC0: CKS (Bit 0)                             */
#define SPIHS0_SPIC0_CKS_Msk              (0x7UL)                   /*!< SPIHS0 SPIC0: CKS (Bitfield-Mask: 0x07)               */
#define SPIHS0_SPIC0_DAP_Pos              (3UL)                     /*!< SPIHS0 SPIC0: DAP (Bit 3)                             */
#define SPIHS0_SPIC0_DAP_Msk              (0x8UL)                   /*!< SPIHS0 SPIC0: DAP (Bitfield-Mask: 0x01)               */
#define SPIHS0_SPIC0_CKP_Pos              (4UL)                     /*!< SPIHS0 SPIC0: CKP (Bit 4)                             */
#define SPIHS0_SPIC0_CKP_Msk              (0x10UL)                  /*!< SPIHS0 SPIC0: CKP (Bitfield-Mask: 0x01)               */
/* =========================================================  SDRO0  ========================================================= */
/* =========================================================  SDRI0  ========================================================= */
/* =========================================================  SPIS0  ========================================================= */
#define SPIHS0_SPIS0_SPTF_Pos             (0UL)                     /*!< SPIHS0 SPIS0: SPTF (Bit 0)                            */
#define SPIHS0_SPIS0_SPTF_Msk             (0x1UL)                   /*!< SPIHS0 SPIS0: SPTF (Bitfield-Mask: 0x01)              */
#define SPIHS0_SPIS0_SDRIF_Pos            (1UL)                     /*!< SPIHS0 SPIS0: SDRIF (Bit 1)                           */
#define SPIHS0_SPIS0_SDRIF_Msk            (0x2UL)                   /*!< SPIHS0 SPIS0: SDRIF (Bitfield-Mask: 0x01)             */


/* =========================================================================================================================== */
/* ================                                          SPIHS1                                           ================ */
/* =========================================================================================================================== */

/* =========================================================  SPIM1  ========================================================= */
#define SPIHS1_SPIM1_RECMD_Pos            (1UL)                     /*!< SPIHS1 SPIM1: RECMD (Bit 1)                           */
#define SPIHS1_SPIM1_RECMD_Msk            (0x2UL)                   /*!< SPIHS1 SPIM1: RECMD (Bitfield-Mask: 0x01)             */
#define SPIHS1_SPIM1_DLS_Pos              (2UL)                     /*!< SPIHS1 SPIM1: DLS (Bit 2)                             */
#define SPIHS1_SPIM1_DLS_Msk              (0x4UL)                   /*!< SPIHS1 SPIM1: DLS (Bitfield-Mask: 0x01)               */
#define SPIHS1_SPIM1_INTMD_Pos            (3UL)                     /*!< SPIHS1 SPIM1: INTMD (Bit 3)                           */
#define SPIHS1_SPIM1_INTMD_Msk            (0x8UL)                   /*!< SPIHS1 SPIM1: INTMD (Bitfield-Mask: 0x01)             */
#define SPIHS1_SPIM1_DIR_Pos              (4UL)                     /*!< SPIHS1 SPIM1: DIR (Bit 4)                             */
#define SPIHS1_SPIM1_DIR_Msk              (0x10UL)                  /*!< SPIHS1 SPIM1: DIR (Bitfield-Mask: 0x01)               */
#define SPIHS1_SPIM1_NSSE_Pos             (5UL)                     /*!< SPIHS1 SPIM1: NSSE (Bit 5)                            */
#define SPIHS1_SPIM1_NSSE_Msk             (0x20UL)                  /*!< SPIHS1 SPIM1: NSSE (Bitfield-Mask: 0x01)              */
#define SPIHS1_SPIM1_TRMD_Pos             (6UL)                     /*!< SPIHS1 SPIM1: TRMD (Bit 6)                            */
#define SPIHS1_SPIM1_TRMD_Msk             (0x40UL)                  /*!< SPIHS1 SPIM1: TRMD (Bitfield-Mask: 0x01)              */
#define SPIHS1_SPIM1_SPIE_Pos             (7UL)                     /*!< SPIHS1 SPIM1: SPIE (Bit 7)                            */
#define SPIHS1_SPIM1_SPIE_Msk             (0x80UL)                  /*!< SPIHS1 SPIM1: SPIE (Bitfield-Mask: 0x01)              */
/* =========================================================  SPIC1  ========================================================= */
#define SPIHS1_SPIC1_CKS_Pos              (0UL)                     /*!< SPIHS1 SPIC1: CKS (Bit 0)                             */
#define SPIHS1_SPIC1_CKS_Msk              (0x7UL)                   /*!< SPIHS1 SPIC1: CKS (Bitfield-Mask: 0x07)               */
#define SPIHS1_SPIC1_DAP_Pos              (3UL)                     /*!< SPIHS1 SPIC1: DAP (Bit 3)                             */
#define SPIHS1_SPIC1_DAP_Msk              (0x8UL)                   /*!< SPIHS1 SPIC1: DAP (Bitfield-Mask: 0x01)               */
#define SPIHS1_SPIC1_CKP_Pos              (4UL)                     /*!< SPIHS1 SPIC1: CKP (Bit 4)                             */
#define SPIHS1_SPIC1_CKP_Msk              (0x10UL)                  /*!< SPIHS1 SPIC1: CKP (Bitfield-Mask: 0x01)               */
/* =========================================================  SDRO1  ========================================================= */
/* =========================================================  SDRI1  ========================================================= */
/* =========================================================  SPIS1  ========================================================= */
#define SPIHS1_SPIS1_SPTF_Pos             (0UL)                     /*!< SPIHS1 SPIS1: SPTF (Bit 0)                            */
#define SPIHS1_SPIS1_SPTF_Msk             (0x1UL)                   /*!< SPIHS1 SPIS1: SPTF (Bitfield-Mask: 0x01)              */
#define SPIHS1_SPIS1_SDRIF_Pos            (1UL)                     /*!< SPIHS1 SPIS1: SDRIF (Bit 1)                           */
#define SPIHS1_SPIS1_SDRIF_Msk            (0x2UL)                   /*!< SPIHS1 SPIS1: SDRIF (Bitfield-Mask: 0x01)             */


/* =========================================================================================================================== */
/* ================                                           IICA0                                           ================ */
/* =========================================================================================================================== */

/* =======================================================  IICCTL00  ======================================================== */
#define IICA0_IICCTL00_SPT_Pos            (0UL)                     /*!< IICA0 IICCTL00: SPT (Bit 0)                           */
#define IICA0_IICCTL00_SPT_Msk            (0x1UL)                   /*!< IICA0 IICCTL00: SPT (Bitfield-Mask: 0x01)             */
#define IICA0_IICCTL00_STT_Pos            (1UL)                     /*!< IICA0 IICCTL00: STT (Bit 1)                           */
#define IICA0_IICCTL00_STT_Msk            (0x2UL)                   /*!< IICA0 IICCTL00: STT (Bitfield-Mask: 0x01)             */
#define IICA0_IICCTL00_ACKE_Pos           (2UL)                     /*!< IICA0 IICCTL00: ACKE (Bit 2)                          */
#define IICA0_IICCTL00_ACKE_Msk           (0x4UL)                   /*!< IICA0 IICCTL00: ACKE (Bitfield-Mask: 0x01)            */
#define IICA0_IICCTL00_WTIM_Pos           (3UL)                     /*!< IICA0 IICCTL00: WTIM (Bit 3)                          */
#define IICA0_IICCTL00_WTIM_Msk           (0x8UL)                   /*!< IICA0 IICCTL00: WTIM (Bitfield-Mask: 0x01)            */
#define IICA0_IICCTL00_SPIE_Pos           (4UL)                     /*!< IICA0 IICCTL00: SPIE (Bit 4)                          */
#define IICA0_IICCTL00_SPIE_Msk           (0x10UL)                  /*!< IICA0 IICCTL00: SPIE (Bitfield-Mask: 0x01)            */
#define IICA0_IICCTL00_WREL_Pos           (5UL)                     /*!< IICA0 IICCTL00: WREL (Bit 5)                          */
#define IICA0_IICCTL00_WREL_Msk           (0x20UL)                  /*!< IICA0 IICCTL00: WREL (Bitfield-Mask: 0x01)            */
#define IICA0_IICCTL00_LREL_Pos           (6UL)                     /*!< IICA0 IICCTL00: LREL (Bit 6)                          */
#define IICA0_IICCTL00_LREL_Msk           (0x40UL)                  /*!< IICA0 IICCTL00: LREL (Bitfield-Mask: 0x01)            */
#define IICA0_IICCTL00_IICE_Pos           (7UL)                     /*!< IICA0 IICCTL00: IICE (Bit 7)                          */
#define IICA0_IICCTL00_IICE_Msk           (0x80UL)                  /*!< IICA0 IICCTL00: IICE (Bitfield-Mask: 0x01)            */
/* =======================================================  IICCTL01  ======================================================== */
#define IICA0_IICCTL01_PRS_Pos            (0UL)                     /*!< IICA0 IICCTL01: PRS (Bit 0)                           */
#define IICA0_IICCTL01_PRS_Msk            (0x1UL)                   /*!< IICA0 IICCTL01: PRS (Bitfield-Mask: 0x01)             */
#define IICA0_IICCTL01_DFC_Pos            (2UL)                     /*!< IICA0 IICCTL01: DFC (Bit 2)                           */
#define IICA0_IICCTL01_DFC_Msk            (0x4UL)                   /*!< IICA0 IICCTL01: DFC (Bitfield-Mask: 0x01)             */
#define IICA0_IICCTL01_SMC_Pos            (3UL)                     /*!< IICA0 IICCTL01: SMC (Bit 3)                           */
#define IICA0_IICCTL01_SMC_Msk            (0x8UL)                   /*!< IICA0 IICCTL01: SMC (Bitfield-Mask: 0x01)             */
#define IICA0_IICCTL01_DAD_Pos            (4UL)                     /*!< IICA0 IICCTL01: DAD (Bit 4)                           */
#define IICA0_IICCTL01_DAD_Msk            (0x10UL)                  /*!< IICA0 IICCTL01: DAD (Bitfield-Mask: 0x01)             */
#define IICA0_IICCTL01_CLD_Pos            (5UL)                     /*!< IICA0 IICCTL01: CLD (Bit 5)                           */
#define IICA0_IICCTL01_CLD_Msk            (0x20UL)                  /*!< IICA0 IICCTL01: CLD (Bitfield-Mask: 0x01)             */
#define IICA0_IICCTL01_WUP_Pos            (7UL)                     /*!< IICA0 IICCTL01: WUP (Bit 7)                           */
#define IICA0_IICCTL01_WUP_Msk            (0x80UL)                  /*!< IICA0 IICCTL01: WUP (Bitfield-Mask: 0x01)             */
/* ========================================================  IICWL0  ========================================================= */
/* ========================================================  IICWH0  ========================================================= */
/* =========================================================  SVA0  ========================================================== */
/* =========================================================  IICA0  ========================================================= */
/* =========================================================  IICS0  ========================================================= */
#define IICA0_IICS0_MSTS_Pos              (7UL)                     /*!< IICA0 IICS0: MSTS (Bit 7)                             */
#define IICA0_IICS0_MSTS_Msk              (0x80UL)                  /*!< IICA0 IICS0: MSTS (Bitfield-Mask: 0x01)               */
#define IICA0_IICS0_ALD_Pos               (6UL)                     /*!< IICA0 IICS0: ALD (Bit 6)                              */
#define IICA0_IICS0_ALD_Msk               (0x40UL)                  /*!< IICA0 IICS0: ALD (Bitfield-Mask: 0x01)                */
#define IICA0_IICS0_EXC_Pos               (5UL)                     /*!< IICA0 IICS0: EXC (Bit 5)                              */
#define IICA0_IICS0_EXC_Msk               (0x20UL)                  /*!< IICA0 IICS0: EXC (Bitfield-Mask: 0x01)                */
#define IICA0_IICS0_COI_Pos               (4UL)                     /*!< IICA0 IICS0: COI (Bit 4)                              */
#define IICA0_IICS0_COI_Msk               (0x10UL)                  /*!< IICA0 IICS0: COI (Bitfield-Mask: 0x01)                */
#define IICA0_IICS0_TRC_Pos               (3UL)                     /*!< IICA0 IICS0: TRC (Bit 3)                              */
#define IICA0_IICS0_TRC_Msk               (0x8UL)                   /*!< IICA0 IICS0: TRC (Bitfield-Mask: 0x01)                */
#define IICA0_IICS0_ACKD_Pos              (2UL)                     /*!< IICA0 IICS0: ACKD (Bit 2)                             */
#define IICA0_IICS0_ACKD_Msk              (0x4UL)                   /*!< IICA0 IICS0: ACKD (Bitfield-Mask: 0x01)               */
#define IICA0_IICS0_STD_Pos               (1UL)                     /*!< IICA0 IICS0: STD (Bit 1)                              */
#define IICA0_IICS0_STD_Msk               (0x2UL)                   /*!< IICA0 IICS0: STD (Bitfield-Mask: 0x01)                */
#define IICA0_IICS0_SPD_Pos               (0UL)                     /*!< IICA0 IICS0: SPD (Bit 0)                              */
#define IICA0_IICS0_SPD_Msk               (0x1UL)                   /*!< IICA0 IICS0: SPD (Bitfield-Mask: 0x01)                */
/* =========================================================  IICF0  ========================================================= */
#define IICA0_IICF0_STCF_Pos              (7UL)                     /*!< IICA0 IICF0: STCF (Bit 7)                             */
#define IICA0_IICF0_STCF_Msk              (0x80UL)                  /*!< IICA0 IICF0: STCF (Bitfield-Mask: 0x01)               */
#define IICA0_IICF0_IICBSY_Pos            (6UL)                     /*!< IICA0 IICF0: IICBSY (Bit 6)                           */
#define IICA0_IICF0_IICBSY_Msk            (0x40UL)                  /*!< IICA0 IICF0: IICBSY (Bitfield-Mask: 0x01)             */
#define IICA0_IICF0_STCEN_Pos             (1UL)                     /*!< IICA0 IICF0: STCEN (Bit 1)                            */
#define IICA0_IICF0_STCEN_Msk             (0x2UL)                   /*!< IICA0 IICF0: STCEN (Bitfield-Mask: 0x01)              */
#define IICA0_IICF0_IICRSV_Pos            (0UL)                     /*!< IICA0 IICF0: IICRSV (Bit 0)                           */
#define IICA0_IICF0_IICRSV_Msk            (0x1UL)                   /*!< IICA0 IICF0: IICRSV (Bitfield-Mask: 0x01)             */


/* =========================================================================================================================== */
/* ================                                           IICA1                                           ================ */
/* =========================================================================================================================== */

/* =======================================================  IICCTL10  ======================================================== */
#define IICA1_IICCTL10_SPT_Pos            (0UL)                     /*!< IICA1 IICCTL10: SPT (Bit 0)                           */
#define IICA1_IICCTL10_SPT_Msk            (0x1UL)                   /*!< IICA1 IICCTL10: SPT (Bitfield-Mask: 0x01)             */
#define IICA1_IICCTL10_STT_Pos            (1UL)                     /*!< IICA1 IICCTL10: STT (Bit 1)                           */
#define IICA1_IICCTL10_STT_Msk            (0x2UL)                   /*!< IICA1 IICCTL10: STT (Bitfield-Mask: 0x01)             */
#define IICA1_IICCTL10_ACKE_Pos           (2UL)                     /*!< IICA1 IICCTL10: ACKE (Bit 2)                          */
#define IICA1_IICCTL10_ACKE_Msk           (0x4UL)                   /*!< IICA1 IICCTL10: ACKE (Bitfield-Mask: 0x01)            */
#define IICA1_IICCTL10_WTIM_Pos           (3UL)                     /*!< IICA1 IICCTL10: WTIM (Bit 3)                          */
#define IICA1_IICCTL10_WTIM_Msk           (0x8UL)                   /*!< IICA1 IICCTL10: WTIM (Bitfield-Mask: 0x01)            */
#define IICA1_IICCTL10_SPIE_Pos           (4UL)                     /*!< IICA1 IICCTL10: SPIE (Bit 4)                          */
#define IICA1_IICCTL10_SPIE_Msk           (0x10UL)                  /*!< IICA1 IICCTL10: SPIE (Bitfield-Mask: 0x01)            */
#define IICA1_IICCTL10_WREL_Pos           (5UL)                     /*!< IICA1 IICCTL10: WREL (Bit 5)                          */
#define IICA1_IICCTL10_WREL_Msk           (0x20UL)                  /*!< IICA1 IICCTL10: WREL (Bitfield-Mask: 0x01)            */
#define IICA1_IICCTL10_LREL_Pos           (6UL)                     /*!< IICA1 IICCTL10: LREL (Bit 6)                          */
#define IICA1_IICCTL10_LREL_Msk           (0x40UL)                  /*!< IICA1 IICCTL10: LREL (Bitfield-Mask: 0x01)            */
#define IICA1_IICCTL10_IICE_Pos           (7UL)                     /*!< IICA1 IICCTL10: IICE (Bit 7)                          */
#define IICA1_IICCTL10_IICE_Msk           (0x80UL)                  /*!< IICA1 IICCTL10: IICE (Bitfield-Mask: 0x01)            */
/* =======================================================  IICCTL11  ======================================================== */
#define IICA1_IICCTL11_PRS_Pos            (0UL)                     /*!< IICA1 IICCTL11: PRS (Bit 0)                           */
#define IICA1_IICCTL11_PRS_Msk            (0x1UL)                   /*!< IICA1 IICCTL11: PRS (Bitfield-Mask: 0x01)             */
#define IICA1_IICCTL11_DFC_Pos            (2UL)                     /*!< IICA1 IICCTL11: DFC (Bit 2)                           */
#define IICA1_IICCTL11_DFC_Msk            (0x4UL)                   /*!< IICA1 IICCTL11: DFC (Bitfield-Mask: 0x01)             */
#define IICA1_IICCTL11_SMC_Pos            (3UL)                     /*!< IICA1 IICCTL11: SMC (Bit 3)                           */
#define IICA1_IICCTL11_SMC_Msk            (0x8UL)                   /*!< IICA1 IICCTL11: SMC (Bitfield-Mask: 0x01)             */
#define IICA1_IICCTL11_DAD_Pos            (4UL)                     /*!< IICA1 IICCTL11: DAD (Bit 4)                           */
#define IICA1_IICCTL11_DAD_Msk            (0x10UL)                  /*!< IICA1 IICCTL11: DAD (Bitfield-Mask: 0x01)             */
#define IICA1_IICCTL11_CLD_Pos            (5UL)                     /*!< IICA1 IICCTL11: CLD (Bit 5)                           */
#define IICA1_IICCTL11_CLD_Msk            (0x20UL)                  /*!< IICA1 IICCTL11: CLD (Bitfield-Mask: 0x01)             */
#define IICA1_IICCTL11_WUP_Pos            (7UL)                     /*!< IICA1 IICCTL11: WUP (Bit 7)                           */
#define IICA1_IICCTL11_WUP_Msk            (0x80UL)                  /*!< IICA1 IICCTL11: WUP (Bitfield-Mask: 0x01)             */
/* ========================================================  IICWL1  ========================================================= */
/* ========================================================  IICWH1  ========================================================= */
/* =========================================================  SVA1  ========================================================== */
/* =========================================================  IICA1  ========================================================= */
/* =========================================================  IICS1  ========================================================= */
#define IICA1_IICS1_MSTS_Pos              (7UL)                     /*!< IICA1 IICS1: MSTS (Bit 7)                             */
#define IICA1_IICS1_MSTS_Msk              (0x80UL)                  /*!< IICA1 IICS1: MSTS (Bitfield-Mask: 0x01)               */
#define IICA1_IICS1_ALD_Pos               (6UL)                     /*!< IICA1 IICS1: ALD (Bit 6)                              */
#define IICA1_IICS1_ALD_Msk               (0x40UL)                  /*!< IICA1 IICS1: ALD (Bitfield-Mask: 0x01)                */
#define IICA1_IICS1_EXC_Pos               (5UL)                     /*!< IICA1 IICS1: EXC (Bit 5)                              */
#define IICA1_IICS1_EXC_Msk               (0x20UL)                  /*!< IICA1 IICS1: EXC (Bitfield-Mask: 0x01)                */
#define IICA1_IICS1_COI_Pos               (4UL)                     /*!< IICA1 IICS1: COI (Bit 4)                              */
#define IICA1_IICS1_COI_Msk               (0x10UL)                  /*!< IICA1 IICS1: COI (Bitfield-Mask: 0x01)                */
#define IICA1_IICS1_TRC_Pos               (3UL)                     /*!< IICA1 IICS1: TRC (Bit 3)                              */
#define IICA1_IICS1_TRC_Msk               (0x8UL)                   /*!< IICA1 IICS1: TRC (Bitfield-Mask: 0x01)                */
#define IICA1_IICS1_ACKD_Pos              (2UL)                     /*!< IICA1 IICS1: ACKD (Bit 2)                             */
#define IICA1_IICS1_ACKD_Msk              (0x4UL)                   /*!< IICA1 IICS1: ACKD (Bitfield-Mask: 0x01)               */
#define IICA1_IICS1_STD_Pos               (1UL)                     /*!< IICA1 IICS1: STD (Bit 1)                              */
#define IICA1_IICS1_STD_Msk               (0x2UL)                   /*!< IICA1 IICS1: STD (Bitfield-Mask: 0x01)                */
#define IICA1_IICS1_SPD_Pos               (0UL)                     /*!< IICA1 IICS1: SPD (Bit 0)                              */
#define IICA1_IICS1_SPD_Msk               (0x1UL)                   /*!< IICA1 IICS1: SPD (Bitfield-Mask: 0x01)                */
/* =========================================================  IICF1  ========================================================= */
#define IICA1_IICF1_STCF_Pos              (7UL)                     /*!< IICA1 IICF1: STCF (Bit 7)                             */
#define IICA1_IICF1_STCF_Msk              (0x80UL)                  /*!< IICA1 IICF1: STCF (Bitfield-Mask: 0x01)               */
#define IICA1_IICF1_IICBSY_Pos            (6UL)                     /*!< IICA1 IICF1: IICBSY (Bit 6)                           */
#define IICA1_IICF1_IICBSY_Msk            (0x40UL)                  /*!< IICA1 IICF1: IICBSY (Bitfield-Mask: 0x01)             */
#define IICA1_IICF1_STCEN_Pos             (1UL)                     /*!< IICA1 IICF1: STCEN (Bit 1)                            */
#define IICA1_IICF1_STCEN_Msk             (0x2UL)                   /*!< IICA1 IICF1: STCEN (Bitfield-Mask: 0x01)              */
#define IICA1_IICF1_IICRSV_Pos            (0UL)                     /*!< IICA1 IICF1: IICRSV (Bit 0)                           */
#define IICA1_IICF1_IICRSV_Msk            (0x1UL)                   /*!< IICA1 IICF1: IICRSV (Bitfield-Mask: 0x01)             */


/* =========================================================================================================================== */
/* ================                                           IRDA                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  IRCR  ========================================================== */
#define IRDA_IRCR_IRRXINV_Pos             (2UL)                     /*!< IRDA IRCR: IRRXINV (Bit 2)                            */
#define IRDA_IRCR_IRRXINV_Msk             (0x4UL)                   /*!< IRDA IRCR: IRRXINV (Bitfield-Mask: 0x01)              */
#define IRDA_IRCR_IRTXINV_Pos             (3UL)                     /*!< IRDA IRCR: IRTXINV (Bit 3)                            */
#define IRDA_IRCR_IRTXINV_Msk             (0x8UL)                   /*!< IRDA IRCR: IRTXINV (Bitfield-Mask: 0x01)              */
#define IRDA_IRCR_IRCKS_Pos               (4UL)                     /*!< IRDA IRCR: IRCKS (Bit 4)                              */
#define IRDA_IRCR_IRCKS_Msk               (0x70UL)                  /*!< IRDA IRCR: IRCKS (Bitfield-Mask: 0x07)                */
#define IRDA_IRCR_IRE_Pos                 (7UL)                     /*!< IRDA IRCR: IRE (Bit 7)                                */
#define IRDA_IRCR_IRE_Msk                 (0x80UL)                  /*!< IRDA IRCR: IRE (Bitfield-Mask: 0x01)                  */


/* =========================================================================================================================== */
/* ================                                            DMA                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  DMAEN  ========================================================= */
/* ========================================================  DMABAR  ========================================================= */
/* ========================================================  IFPRCR  ========================================================= */
/* =========================================================  DMAIF  ========================================================= */


/* =========================================================================================================================== */
/* ================                                          DMAVEC                                           ================ */
/* =========================================================================================================================== */

/* ==========================================================  VEC  ========================================================== */


/* =========================================================================================================================== */
/* ================                                            ELC                                            ================ */
/* =========================================================================================================================== */

/* =======================================================  ELSELR00  ======================================================== */
/* =======================================================  ELSELR01  ======================================================== */
/* =======================================================  ELSELR02  ======================================================== */
/* =======================================================  ELSELR03  ======================================================== */
/* =======================================================  ELSELR04  ======================================================== */
/* =======================================================  ELSELR05  ======================================================== */
/* =======================================================  ELSELR06  ======================================================== */
/* =======================================================  ELSELR07  ======================================================== */
/* =======================================================  ELSELR08  ======================================================== */
/* =======================================================  ELSELR09  ======================================================== */
/* =======================================================  ELSELR10  ======================================================== */
/* =======================================================  ELSELR11  ======================================================== */
/* =======================================================  ELSELR12  ======================================================== */
/* =======================================================  ELSELR13  ======================================================== */
/* =======================================================  ELSELR14  ======================================================== */


/* =========================================================================================================================== */
/* ================                                            INT                                            ================ */
/* =========================================================================================================================== */



/* =========================================================================================================================== */
/* ================                                           INTM                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  EGP0  ========================================================== */
#define INTM_EGP0_EGP0_Pos                (0UL)                     /*!< INTM EGP0: EGP0 (Bit 0)                               */
#define INTM_EGP0_EGP0_Msk                (0x1UL)                   /*!< INTM EGP0: EGP0 (Bitfield-Mask: 0x01)                 */
#define INTM_EGP0_EGP1_Pos                (1UL)                     /*!< INTM EGP0: EGP1 (Bit 1)                               */
#define INTM_EGP0_EGP1_Msk                (0x2UL)                   /*!< INTM EGP0: EGP1 (Bitfield-Mask: 0x01)                 */
#define INTM_EGP0_EGP2_Pos                (2UL)                     /*!< INTM EGP0: EGP2 (Bit 2)                               */
#define INTM_EGP0_EGP2_Msk                (0x4UL)                   /*!< INTM EGP0: EGP2 (Bitfield-Mask: 0x01)                 */
#define INTM_EGP0_EGP3_Pos                (3UL)                     /*!< INTM EGP0: EGP3 (Bit 3)                               */
#define INTM_EGP0_EGP3_Msk                (0x8UL)                   /*!< INTM EGP0: EGP3 (Bitfield-Mask: 0x01)                 */
#define INTM_EGP0_EGP4_Pos                (4UL)                     /*!< INTM EGP0: EGP4 (Bit 4)                               */
#define INTM_EGP0_EGP4_Msk                (0x10UL)                  /*!< INTM EGP0: EGP4 (Bitfield-Mask: 0x01)                 */
#define INTM_EGP0_EGP5_Pos                (5UL)                     /*!< INTM EGP0: EGP5 (Bit 5)                               */
#define INTM_EGP0_EGP5_Msk                (0x20UL)                  /*!< INTM EGP0: EGP5 (Bitfield-Mask: 0x01)                 */
#define INTM_EGP0_EGP6_Pos                (6UL)                     /*!< INTM EGP0: EGP6 (Bit 6)                               */
#define INTM_EGP0_EGP6_Msk                (0x40UL)                  /*!< INTM EGP0: EGP6 (Bitfield-Mask: 0x01)                 */
#define INTM_EGP0_EGP7_Pos                (7UL)                     /*!< INTM EGP0: EGP7 (Bit 7)                               */
#define INTM_EGP0_EGP7_Msk                (0x80UL)                  /*!< INTM EGP0: EGP7 (Bitfield-Mask: 0x01)                 */
/* =========================================================  EGN0  ========================================================== */
#define INTM_EGN0_EGN0_Pos                (0UL)                     /*!< INTM EGN0: EGN0 (Bit 0)                               */
#define INTM_EGN0_EGN0_Msk                (0x1UL)                   /*!< INTM EGN0: EGN0 (Bitfield-Mask: 0x01)                 */
#define INTM_EGN0_EGN1_Pos                (1UL)                     /*!< INTM EGN0: EGN1 (Bit 1)                               */
#define INTM_EGN0_EGN1_Msk                (0x2UL)                   /*!< INTM EGN0: EGN1 (Bitfield-Mask: 0x01)                 */
#define INTM_EGN0_EGN2_Pos                (2UL)                     /*!< INTM EGN0: EGN2 (Bit 2)                               */
#define INTM_EGN0_EGN2_Msk                (0x4UL)                   /*!< INTM EGN0: EGN2 (Bitfield-Mask: 0x01)                 */
#define INTM_EGN0_EGN3_Pos                (3UL)                     /*!< INTM EGN0: EGN3 (Bit 3)                               */
#define INTM_EGN0_EGN3_Msk                (0x8UL)                   /*!< INTM EGN0: EGN3 (Bitfield-Mask: 0x01)                 */
#define INTM_EGN0_EGN4_Pos                (4UL)                     /*!< INTM EGN0: EGN4 (Bit 4)                               */
#define INTM_EGN0_EGN4_Msk                (0x10UL)                  /*!< INTM EGN0: EGN4 (Bitfield-Mask: 0x01)                 */
#define INTM_EGN0_EGN5_Pos                (5UL)                     /*!< INTM EGN0: EGN5 (Bit 5)                               */
#define INTM_EGN0_EGN5_Msk                (0x20UL)                  /*!< INTM EGN0: EGN5 (Bitfield-Mask: 0x01)                 */
#define INTM_EGN0_EGN6_Pos                (6UL)                     /*!< INTM EGN0: EGN6 (Bit 6)                               */
#define INTM_EGN0_EGN6_Msk                (0x40UL)                  /*!< INTM EGN0: EGN6 (Bitfield-Mask: 0x01)                 */
#define INTM_EGN0_EGN7_Pos                (7UL)                     /*!< INTM EGN0: EGN7 (Bit 7)                               */
#define INTM_EGN0_EGN7_Msk                (0x80UL)                  /*!< INTM EGN0: EGN7 (Bitfield-Mask: 0x01)                 */


/* =========================================================================================================================== */
/* ================                                            KEY                                            ================ */
/* =========================================================================================================================== */

/* ==========================================================  KRM  ========================================================== */


/* =========================================================================================================================== */
/* ================                                           MISC                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  NFEN0  ========================================================= */
#define MISC_NFEN0_SNFEN00_Pos            (0UL)                     /*!< MISC NFEN0: SNFEN00 (Bit 0)                           */
#define MISC_NFEN0_SNFEN00_Msk            (0x1UL)                   /*!< MISC NFEN0: SNFEN00 (Bitfield-Mask: 0x01)             */
#define MISC_NFEN0_SNFEN10_Pos            (2UL)                     /*!< MISC NFEN0: SNFEN10 (Bit 2)                           */
#define MISC_NFEN0_SNFEN10_Msk            (0x4UL)                   /*!< MISC NFEN0: SNFEN10 (Bitfield-Mask: 0x01)             */
#define MISC_NFEN0_SNFEN20_Pos            (4UL)                     /*!< MISC NFEN0: SNFEN20 (Bit 4)                           */
#define MISC_NFEN0_SNFEN20_Msk            (0x10UL)                  /*!< MISC NFEN0: SNFEN20 (Bitfield-Mask: 0x01)             */
/* =========================================================  NFEN1  ========================================================= */
#define MISC_NFEN1_TNFEN00_Pos            (0UL)                     /*!< MISC NFEN1: TNFEN00 (Bit 0)                           */
#define MISC_NFEN1_TNFEN00_Msk            (0x1UL)                   /*!< MISC NFEN1: TNFEN00 (Bitfield-Mask: 0x01)             */
#define MISC_NFEN1_TNFEN01_Pos            (1UL)                     /*!< MISC NFEN1: TNFEN01 (Bit 1)                           */
#define MISC_NFEN1_TNFEN01_Msk            (0x2UL)                   /*!< MISC NFEN1: TNFEN01 (Bitfield-Mask: 0x01)             */
#define MISC_NFEN1_TNFEN02_Pos            (2UL)                     /*!< MISC NFEN1: TNFEN02 (Bit 2)                           */
#define MISC_NFEN1_TNFEN02_Msk            (0x4UL)                   /*!< MISC NFEN1: TNFEN02 (Bitfield-Mask: 0x01)             */
#define MISC_NFEN1_TNFEN03_Pos            (3UL)                     /*!< MISC NFEN1: TNFEN03 (Bit 3)                           */
#define MISC_NFEN1_TNFEN03_Msk            (0x8UL)                   /*!< MISC NFEN1: TNFEN03 (Bitfield-Mask: 0x01)             */
/* =========================================================  NFEN2  ========================================================= */
#define MISC_NFEN2_TNFEN10_Pos            (0UL)                     /*!< MISC NFEN2: TNFEN10 (Bit 0)                           */
#define MISC_NFEN2_TNFEN10_Msk            (0x1UL)                   /*!< MISC NFEN2: TNFEN10 (Bitfield-Mask: 0x01)             */
#define MISC_NFEN2_TNFEN11_Pos            (1UL)                     /*!< MISC NFEN2: TNFEN11 (Bit 1)                           */
#define MISC_NFEN2_TNFEN11_Msk            (0x2UL)                   /*!< MISC NFEN2: TNFEN11 (Bitfield-Mask: 0x01)             */
#define MISC_NFEN2_TNFEN12_Pos            (2UL)                     /*!< MISC NFEN2: TNFEN12 (Bit 2)                           */
#define MISC_NFEN2_TNFEN12_Msk            (0x4UL)                   /*!< MISC NFEN2: TNFEN12 (Bitfield-Mask: 0x01)             */
#define MISC_NFEN2_TNFEN13_Pos            (3UL)                     /*!< MISC NFEN2: TNFEN13 (Bit 3)                           */
#define MISC_NFEN2_TNFEN13_Msk            (0x8UL)                   /*!< MISC NFEN2: TNFEN13 (Bitfield-Mask: 0x01)             */
#define MISC_NFEN2_TNFEN14_Pos            (4UL)                     /*!< MISC NFEN2: TNFEN14 (Bit 4)                           */
#define MISC_NFEN2_TNFEN14_Msk            (0x10UL)                  /*!< MISC NFEN2: TNFEN14 (Bitfield-Mask: 0x01)             */
#define MISC_NFEN2_TNFEN15_Pos            (5UL)                     /*!< MISC NFEN2: TNFEN15 (Bit 5)                           */
#define MISC_NFEN2_TNFEN15_Msk            (0x20UL)                  /*!< MISC NFEN2: TNFEN15 (Bitfield-Mask: 0x01)             */
#define MISC_NFEN2_TNFEN16_Pos            (6UL)                     /*!< MISC NFEN2: TNFEN16 (Bit 6)                           */
#define MISC_NFEN2_TNFEN16_Msk            (0x40UL)                  /*!< MISC NFEN2: TNFEN16 (Bitfield-Mask: 0x01)             */
#define MISC_NFEN2_TNFEN17_Pos            (7UL)                     /*!< MISC NFEN2: TNFEN17 (Bit 7)                           */
#define MISC_NFEN2_TNFEN17_Msk            (0x80UL)                  /*!< MISC NFEN2: TNFEN17 (Bitfield-Mask: 0x01)             */
/* ==========================================================  ISC  ========================================================== */
#define MISC_ISC_SSIE00_Pos               (7UL)                     /*!< MISC ISC: SSIE00 (Bit 7)                              */
#define MISC_ISC_SSIE00_Msk               (0x80UL)                  /*!< MISC ISC: SSIE00 (Bitfield-Mask: 0x01)                */
#define MISC_ISC_ISC1_Pos                 (1UL)                     /*!< MISC ISC: ISC1 (Bit 1)                                */
#define MISC_ISC_ISC1_Msk                 (0x2UL)                   /*!< MISC ISC: ISC1 (Bitfield-Mask: 0x01)                  */
#define MISC_ISC_ISC0_Pos                 (0UL)                     /*!< MISC ISC: ISC0 (Bit 0)                                */
#define MISC_ISC_ISC0_Msk                 (0x1UL)                   /*!< MISC ISC: ISC0 (Bitfield-Mask: 0x01)                  */
/* =========================================================  TIOS0  ========================================================= */
/* =========================================================  TIOS1  ========================================================= */
/* =========================================================  RTCCL  ========================================================= */


/* =========================================================================================================================== */
/* ================                                            FMC                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  FLSTS  ========================================================= */
#define FMC_FLSTS_OVF_Pos                 (0UL)                     /*!< FMC FLSTS: OVF (Bit 0)                                */
#define FMC_FLSTS_OVF_Msk                 (0x1UL)                   /*!< FMC FLSTS: OVF (Bitfield-Mask: 0x01)                  */
#define FMC_FLSTS_EVF_Pos                 (2UL)                     /*!< FMC FLSTS: EVF (Bit 2)                                */
#define FMC_FLSTS_EVF_Msk                 (0x4UL)                   /*!< FMC FLSTS: EVF (Bitfield-Mask: 0x01)                  */
/* ========================================================  FLOPMD1  ======================================================== */
/* ========================================================  FLOPMD2  ======================================================== */
/* ========================================================  FLERMD  ========================================================= */
/* =======================================================  FLCERCNT  ======================================================== */
/* =======================================================  FLSERCNT  ======================================================== */
/* =======================================================  FLNVSCNT  ======================================================== */
/* =======================================================  FLPROCNT  ======================================================== */
/* ========================================================  FLPROT  ========================================================= */
/* =======================================================  FLPRVCNT  ======================================================== */
/* =======================================================  FLERVCNT  ======================================================== */


/* =========================================================================================================================== */
/* ================                                            SAF                                            ================ */
/* =========================================================================================================================== */

/* ========================================================  CRC0CTL  ======================================================== */
#define SAF_CRC0CTL_CRC0EN_Pos            (7UL)                     /*!< SAF CRC0CTL: CRC0EN (Bit 7)                           */
#define SAF_CRC0CTL_CRC0EN_Msk            (0x80UL)                  /*!< SAF CRC0CTL: CRC0EN (Bitfield-Mask: 0x01)             */
#define SAF_CRC0CTL_FEA_Pos               (0UL)                     /*!< SAF CRC0CTL: FEA (Bit 0)                              */
#define SAF_CRC0CTL_FEA_Msk               (0x7fUL)                  /*!< SAF CRC0CTL: FEA (Bitfield-Mask: 0x7f)                */
/* ========================================================  PGCRCL  ========================================================= */
/* =========================================================  CRCIN  ========================================================= */
/* =========================================================  CRCD  ========================================================== */
/* ========================================================  RPECTL  ========================================================= */
#define SAF_RPECTL_RPEF_Pos               (0UL)                     /*!< SAF RPECTL: RPEF (Bit 0)                              */
#define SAF_RPECTL_RPEF_Msk               (0x1UL)                   /*!< SAF RPECTL: RPEF (Bitfield-Mask: 0x01)                */
#define SAF_RPECTL_RPERDIS_Pos            (7UL)                     /*!< SAF RPECTL: RPERDIS (Bit 7)                           */
#define SAF_RPECTL_RPERDIS_Msk            (0x80UL)                  /*!< SAF RPECTL: RPERDIS (Bitfield-Mask: 0x01)             */
/* =========================================================  SFRGD  ========================================================= */


/* =========================================================================================================================== */
/* ================                                           QSPI                                            ================ */
/* =========================================================================================================================== */

/* ========================================================  SFMSMD  ========================================================= */
#define QSPI_SFMSMD_SFMRM_Pos             (0UL)                     /*!< QSPI SFMSMD: SFMRM (Bit 0)                            */
#define QSPI_SFMSMD_SFMRM_Msk             (0x7UL)                   /*!< QSPI SFMSMD: SFMRM (Bitfield-Mask: 0x07)              */
#define QSPI_SFMSMD_SFMSE_Pos             (4UL)                     /*!< QSPI SFMSMD: SFMSE (Bit 4)                            */
#define QSPI_SFMSMD_SFMSE_Msk             (0x30UL)                  /*!< QSPI SFMSMD: SFMSE (Bitfield-Mask: 0x03)              */
#define QSPI_SFMSMD_SFMPFE_Pos            (6UL)                     /*!< QSPI SFMSMD: SFMPFE (Bit 6)                           */
#define QSPI_SFMSMD_SFMPFE_Msk            (0x40UL)                  /*!< QSPI SFMSMD: SFMPFE (Bitfield-Mask: 0x01)             */
#define QSPI_SFMSMD_SFMPAE_Pos            (7UL)                     /*!< QSPI SFMSMD: SFMPAE (Bit 7)                           */
#define QSPI_SFMSMD_SFMPAE_Msk            (0x80UL)                  /*!< QSPI SFMSMD: SFMPAE (Bitfield-Mask: 0x01)             */
#define QSPI_SFMSMD_SFMMD3_Pos            (8UL)                     /*!< QSPI SFMSMD: SFMMD3 (Bit 8)                           */
#define QSPI_SFMSMD_SFMMD3_Msk            (0x100UL)                 /*!< QSPI SFMSMD: SFMMD3 (Bitfield-Mask: 0x01)             */
#define QSPI_SFMSMD_SFMOEX_Pos            (9UL)                     /*!< QSPI SFMSMD: SFMOEX (Bit 9)                           */
#define QSPI_SFMSMD_SFMOEX_Msk            (0x200UL)                 /*!< QSPI SFMSMD: SFMOEX (Bitfield-Mask: 0x01)             */
#define QSPI_SFMSMD_SFMOHW_Pos            (10UL)                    /*!< QSPI SFMSMD: SFMOHW (Bit 10)                          */
#define QSPI_SFMSMD_SFMOHW_Msk            (0x400UL)                 /*!< QSPI SFMSMD: SFMOHW (Bitfield-Mask: 0x01)             */
#define QSPI_SFMSMD_SFMOSW_Pos            (11UL)                    /*!< QSPI SFMSMD: SFMOSW (Bit 11)                          */
#define QSPI_SFMSMD_SFMOSW_Msk            (0x800UL)                 /*!< QSPI SFMSMD: SFMOSW (Bitfield-Mask: 0x01)             */
#define QSPI_SFMSMD_SFMCCE_Pos            (15UL)                    /*!< QSPI SFMSMD: SFMCCE (Bit 15)                          */
#define QSPI_SFMSMD_SFMCCE_Msk            (0x8000UL)                /*!< QSPI SFMSMD: SFMCCE (Bitfield-Mask: 0x01)             */
/* ========================================================  SFMSSC  ========================================================= */
#define QSPI_SFMSSC_SFMSW_Pos             (0UL)                     /*!< QSPI SFMSSC: SFMSW (Bit 0)                            */
#define QSPI_SFMSSC_SFMSW_Msk             (0xfUL)                   /*!< QSPI SFMSSC: SFMSW (Bitfield-Mask: 0x0f)              */
#define QSPI_SFMSSC_SFMSHD_Pos            (4UL)                     /*!< QSPI SFMSSC: SFMSHD (Bit 4)                           */
#define QSPI_SFMSSC_SFMSHD_Msk            (0x10UL)                  /*!< QSPI SFMSSC: SFMSHD (Bitfield-Mask: 0x01)             */
#define QSPI_SFMSSC_SFMSLD_Pos            (5UL)                     /*!< QSPI SFMSSC: SFMSLD (Bit 5)                           */
#define QSPI_SFMSSC_SFMSLD_Msk            (0x20UL)                  /*!< QSPI SFMSSC: SFMSLD (Bitfield-Mask: 0x01)             */
/* ========================================================  SFMSKC  ========================================================= */
#define QSPI_SFMSKC_SFMDV_Pos             (0UL)                     /*!< QSPI SFMSKC: SFMDV (Bit 0)                            */
#define QSPI_SFMSKC_SFMDV_Msk             (0x1fUL)                  /*!< QSPI SFMSKC: SFMDV (Bitfield-Mask: 0x1f)              */
#define QSPI_SFMSKC_SFMDTY_Pos            (5UL)                     /*!< QSPI SFMSKC: SFMDTY (Bit 5)                           */
#define QSPI_SFMSKC_SFMDTY_Msk            (0x20UL)                  /*!< QSPI SFMSKC: SFMDTY (Bitfield-Mask: 0x01)             */
/* ========================================================  SFMSST  ========================================================= */
#define QSPI_SFMSST_PFCNT_Pos             (0UL)                     /*!< QSPI SFMSST: PFCNT (Bit 0)                            */
#define QSPI_SFMSST_PFCNT_Msk             (0x1fUL)                  /*!< QSPI SFMSST: PFCNT (Bitfield-Mask: 0x1f)              */
#define QSPI_SFMSST_PFFUL_Pos             (6UL)                     /*!< QSPI SFMSST: PFFUL (Bit 6)                            */
#define QSPI_SFMSST_PFFUL_Msk             (0x40UL)                  /*!< QSPI SFMSST: PFFUL (Bitfield-Mask: 0x01)              */
#define QSPI_SFMSST_PFOFF_Pos             (7UL)                     /*!< QSPI SFMSST: PFOFF (Bit 7)                            */
#define QSPI_SFMSST_PFOFF_Msk             (0x80UL)                  /*!< QSPI SFMSST: PFOFF (Bitfield-Mask: 0x01)              */
/* ========================================================  SFMCOM  ========================================================= */
#define QSPI_SFMCOM_SFMD_Pos              (0UL)                     /*!< QSPI SFMCOM: SFMD (Bit 0)                             */
#define QSPI_SFMCOM_SFMD_Msk              (0xffUL)                  /*!< QSPI SFMCOM: SFMD (Bitfield-Mask: 0xff)               */
/* ========================================================  SFMCMD  ========================================================= */
#define QSPI_SFMCMD_DCOM_Pos              (0UL)                     /*!< QSPI SFMCMD: DCOM (Bit 0)                             */
#define QSPI_SFMCMD_DCOM_Msk              (0x1UL)                   /*!< QSPI SFMCMD: DCOM (Bitfield-Mask: 0x01)               */
/* ========================================================  SFMCST  ========================================================= */
#define QSPI_SFMCST_COMBSY_Pos            (0UL)                     /*!< QSPI SFMCST: COMBSY (Bit 0)                           */
#define QSPI_SFMCST_COMBSY_Msk            (0x1UL)                   /*!< QSPI SFMCST: COMBSY (Bitfield-Mask: 0x01)             */
#define QSPI_SFMCST_EROMR_Pos             (8UL)                     /*!< QSPI SFMCST: EROMR (Bit 8)                            */
#define QSPI_SFMCST_EROMR_Msk             (0x100UL)                 /*!< QSPI SFMCST: EROMR (Bitfield-Mask: 0x01)              */
/* ========================================================  SFMSIC  ========================================================= */
#define QSPI_SFMSIC_SFMCIC_Pos            (0UL)                     /*!< QSPI SFMSIC: SFMCIC (Bit 0)                           */
#define QSPI_SFMSIC_SFMCIC_Msk            (0xffUL)                  /*!< QSPI SFMSIC: SFMCIC (Bitfield-Mask: 0xff)             */
/* ========================================================  SFMSAC  ========================================================= */
#define QSPI_SFMSAC_SFMAS_Pos             (0UL)                     /*!< QSPI SFMSAC: SFMAS (Bit 0)                            */
#define QSPI_SFMSAC_SFMAS_Msk             (0x1UL)                   /*!< QSPI SFMSAC: SFMAS (Bitfield-Mask: 0x01)              */
#define QSPI_SFMSAC_SFM4BC_Pos            (4UL)                     /*!< QSPI SFMSAC: SFM4BC (Bit 4)                           */
#define QSPI_SFMSAC_SFM4BC_Msk            (0x10UL)                  /*!< QSPI SFMSAC: SFM4BC (Bitfield-Mask: 0x01)             */
/* ========================================================  SFMSDC  ========================================================= */
#define QSPI_SFMSDC_SFMDN_Pos             (0UL)                     /*!< QSPI SFMSDC: SFMDN (Bit 0)                            */
#define QSPI_SFMSDC_SFMDN_Msk             (0xfUL)                   /*!< QSPI SFMSDC: SFMDN (Bitfield-Mask: 0x0f)              */
#define QSPI_SFMSDC_SFMXST_Pos            (6UL)                     /*!< QSPI SFMSDC: SFMXST (Bit 6)                           */
#define QSPI_SFMSDC_SFMXST_Msk            (0x40UL)                  /*!< QSPI SFMSDC: SFMXST (Bitfield-Mask: 0x01)             */
#define QSPI_SFMSDC_SFMXEN_Pos            (7UL)                     /*!< QSPI SFMSDC: SFMXEN (Bit 7)                           */
#define QSPI_SFMSDC_SFMXEN_Msk            (0x80UL)                  /*!< QSPI SFMSDC: SFMXEN (Bitfield-Mask: 0x01)             */
#define QSPI_SFMSDC_SFMXD_Pos             (8UL)                     /*!< QSPI SFMSDC: SFMXD (Bit 8)                            */
#define QSPI_SFMSDC_SFMXD_Msk             (0xff00UL)                /*!< QSPI SFMSDC: SFMXD (Bitfield-Mask: 0xff)              */
/* ========================================================  SFMSPC  ========================================================= */
#define QSPI_SFMSPC_SFMSPI_Pos            (0UL)                     /*!< QSPI SFMSPC: SFMSPI (Bit 0)                           */
#define QSPI_SFMSPC_SFMSPI_Msk            (0x3UL)                   /*!< QSPI SFMSPC: SFMSPI (Bitfield-Mask: 0x03)             */
#define QSPI_SFMSPC_SFMSDE_Pos            (4UL)                     /*!< QSPI SFMSPC: SFMSDE (Bit 4)                           */
#define QSPI_SFMSPC_SFMSDE_Msk            (0x10UL)                  /*!< QSPI SFMSPC: SFMSDE (Bitfield-Mask: 0x01)             */
/* ========================================================  SFMPMD  ========================================================= */
#define QSPI_SFMPMD_SFMWPL_Pos            (2UL)                     /*!< QSPI SFMPMD: SFMWPL (Bit 2)                           */
#define QSPI_SFMPMD_SFMWPL_Msk            (0x4UL)                   /*!< QSPI SFMPMD: SFMWPL (Bitfield-Mask: 0x01)             */
/* ========================================================  SFMCNT1  ======================================================== */
#define QSPI_SFMCNT1_QSPI_EXT_Pos         (26UL)                    /*!< QSPI SFMCNT1: QSPI_EXT (Bit 26)                       */
#define QSPI_SFMCNT1_QSPI_EXT_Msk         (0xfc000000UL)            /*!< QSPI SFMCNT1: QSPI_EXT (Bitfield-Mask: 0x3f)          */


/* =========================================================================================================================== */
/* ================                                            SSI                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  SSICR  ========================================================= */
#define SSI_SSICR_REN_Pos                 (0UL)                     /*!< SSI SSICR: REN (Bit 0)                                */
#define SSI_SSICR_REN_Msk                 (0x1UL)                   /*!< SSI SSICR: REN (Bitfield-Mask: 0x01)                  */
#define SSI_SSICR_TEN_Pos                 (1UL)                     /*!< SSI SSICR: TEN (Bit 1)                                */
#define SSI_SSICR_TEN_Msk                 (0x2UL)                   /*!< SSI SSICR: TEN (Bitfield-Mask: 0x01)                  */
#define SSI_SSICR_MUEN_Pos                (3UL)                     /*!< SSI SSICR: MUEN (Bit 3)                               */
#define SSI_SSICR_MUEN_Msk                (0x8UL)                   /*!< SSI SSICR: MUEN (Bitfield-Mask: 0x01)                 */
#define SSI_SSICR_CKDV_Pos                (4UL)                     /*!< SSI SSICR: CKDV (Bit 4)                               */
#define SSI_SSICR_CKDV_Msk                (0xf0UL)                  /*!< SSI SSICR: CKDV (Bitfield-Mask: 0x0f)                 */
#define SSI_SSICR_DEL_Pos                 (8UL)                     /*!< SSI SSICR: DEL (Bit 8)                                */
#define SSI_SSICR_DEL_Msk                 (0x100UL)                 /*!< SSI SSICR: DEL (Bitfield-Mask: 0x01)                  */
#define SSI_SSICR_PDTA_Pos                (9UL)                     /*!< SSI SSICR: PDTA (Bit 9)                               */
#define SSI_SSICR_PDTA_Msk                (0x200UL)                 /*!< SSI SSICR: PDTA (Bitfield-Mask: 0x01)                 */
#define SSI_SSICR_SDTA_Pos                (10UL)                    /*!< SSI SSICR: SDTA (Bit 10)                              */
#define SSI_SSICR_SDTA_Msk                (0x400UL)                 /*!< SSI SSICR: SDTA (Bitfield-Mask: 0x01)                 */
#define SSI_SSICR_SPDP_Pos                (11UL)                    /*!< SSI SSICR: SPDP (Bit 11)                              */
#define SSI_SSICR_SPDP_Msk                (0x800UL)                 /*!< SSI SSICR: SPDP (Bitfield-Mask: 0x01)                 */
#define SSI_SSICR_LRCKP_Pos               (12UL)                    /*!< SSI SSICR: LRCKP (Bit 12)                             */
#define SSI_SSICR_LRCKP_Msk               (0x1000UL)                /*!< SSI SSICR: LRCKP (Bitfield-Mask: 0x01)                */
#define SSI_SSICR_BCKP_Pos                (13UL)                    /*!< SSI SSICR: BCKP (Bit 13)                              */
#define SSI_SSICR_BCKP_Msk                (0x2000UL)                /*!< SSI SSICR: BCKP (Bitfield-Mask: 0x01)                 */
#define SSI_SSICR_MST_Pos                 (14UL)                    /*!< SSI SSICR: MST (Bit 14)                               */
#define SSI_SSICR_MST_Msk                 (0x4000UL)                /*!< SSI SSICR: MST (Bitfield-Mask: 0x01)                  */
#define SSI_SSICR_SWL_Pos                 (16UL)                    /*!< SSI SSICR: SWL (Bit 16)                               */
#define SSI_SSICR_SWL_Msk                 (0x70000UL)               /*!< SSI SSICR: SWL (Bitfield-Mask: 0x07)                  */
#define SSI_SSICR_DWL_Pos                 (19UL)                    /*!< SSI SSICR: DWL (Bit 19)                               */
#define SSI_SSICR_DWL_Msk                 (0x380000UL)              /*!< SSI SSICR: DWL (Bitfield-Mask: 0x07)                  */
#define SSI_SSICR_IIEN_Pos                (25UL)                    /*!< SSI SSICR: IIEN (Bit 25)                              */
#define SSI_SSICR_IIEN_Msk                (0x2000000UL)             /*!< SSI SSICR: IIEN (Bitfield-Mask: 0x01)                 */
#define SSI_SSICR_ROIEN_Pos               (26UL)                    /*!< SSI SSICR: ROIEN (Bit 26)                             */
#define SSI_SSICR_ROIEN_Msk               (0x4000000UL)             /*!< SSI SSICR: ROIEN (Bitfield-Mask: 0x01)                */
#define SSI_SSICR_RUIEN_Pos               (27UL)                    /*!< SSI SSICR: RUIEN (Bit 27)                             */
#define SSI_SSICR_RUIEN_Msk               (0x8000000UL)             /*!< SSI SSICR: RUIEN (Bitfield-Mask: 0x01)                */
#define SSI_SSICR_TOIEN_Pos               (28UL)                    /*!< SSI SSICR: TOIEN (Bit 28)                             */
#define SSI_SSICR_TOIEN_Msk               (0x10000000UL)            /*!< SSI SSICR: TOIEN (Bitfield-Mask: 0x01)                */
#define SSI_SSICR_TUIEN_Pos               (29UL)                    /*!< SSI SSICR: TUIEN (Bit 29)                             */
#define SSI_SSICR_TUIEN_Msk               (0x20000000UL)            /*!< SSI SSICR: TUIEN (Bitfield-Mask: 0x01)                */
#define SSI_SSICR_CKS_Pos                 (30UL)                    /*!< SSI SSICR: CKS (Bit 30)                               */
#define SSI_SSICR_CKS_Msk                 (0x40000000UL)            /*!< SSI SSICR: CKS (Bitfield-Mask: 0x01)                  */
/* =========================================================  SSISR  ========================================================= */
#define SSI_SSISR_IIRQ_Pos                (25UL)                    /*!< SSI SSISR: IIRQ (Bit 25)                              */
#define SSI_SSISR_IIRQ_Msk                (0x2000000UL)             /*!< SSI SSISR: IIRQ (Bitfield-Mask: 0x01)                 */
#define SSI_SSISR_ROIRQ_Pos               (26UL)                    /*!< SSI SSISR: ROIRQ (Bit 26)                             */
#define SSI_SSISR_ROIRQ_Msk               (0x4000000UL)             /*!< SSI SSISR: ROIRQ (Bitfield-Mask: 0x01)                */
#define SSI_SSISR_RUIRQ_Pos               (27UL)                    /*!< SSI SSISR: RUIRQ (Bit 27)                             */
#define SSI_SSISR_RUIRQ_Msk               (0x8000000UL)             /*!< SSI SSISR: RUIRQ (Bitfield-Mask: 0x01)                */
#define SSI_SSISR_TOIRQ_Pos               (28UL)                    /*!< SSI SSISR: TOIRQ (Bit 28)                             */
#define SSI_SSISR_TOIRQ_Msk               (0x10000000UL)            /*!< SSI SSISR: TOIRQ (Bitfield-Mask: 0x01)                */
#define SSI_SSISR_TUIRQ_Pos               (29UL)                    /*!< SSI SSISR: TUIRQ (Bit 29)                             */
#define SSI_SSISR_TUIRQ_Msk               (0x20000000UL)            /*!< SSI SSISR: TUIRQ (Bitfield-Mask: 0x01)                */
/* ========================================================  SSIFCR  ========================================================= */
#define SSI_SSIFCR_RFRST_Pos              (0UL)                     /*!< SSI SSIFCR: RFRST (Bit 0)                             */
#define SSI_SSIFCR_RFRST_Msk              (0x1UL)                   /*!< SSI SSIFCR: RFRST (Bitfield-Mask: 0x01)               */
#define SSI_SSIFCR_TFRST_Pos              (1UL)                     /*!< SSI SSIFCR: TFRST (Bit 1)                             */
#define SSI_SSIFCR_TFRST_Msk              (0x2UL)                   /*!< SSI SSIFCR: TFRST (Bitfield-Mask: 0x01)               */
#define SSI_SSIFCR_RIE_Pos                (3UL)                     /*!< SSI SSIFCR: RIE (Bit 3)                               */
#define SSI_SSIFCR_RIE_Msk                (0x8UL)                   /*!< SSI SSIFCR: RIE (Bitfield-Mask: 0x01)                 */
#define SSI_SSIFCR_TIE_Pos                (4UL)                     /*!< SSI SSIFCR: TIE (Bit 4)                               */
#define SSI_SSIFCR_TIE_Msk                (0x10UL)                  /*!< SSI SSIFCR: TIE (Bitfield-Mask: 0x01)                 */
#define SSI_SSIFCR_BSW_Pos                (11UL)                    /*!< SSI SSIFCR: BSW (Bit 11)                              */
#define SSI_SSIFCR_BSW_Msk                (0x800UL)                 /*!< SSI SSIFCR: BSW (Bitfield-Mask: 0x01)                 */
#define SSI_SSIFCR_SSIRST_Pos             (16UL)                    /*!< SSI SSIFCR: SSIRST (Bit 16)                           */
#define SSI_SSIFCR_SSIRST_Msk             (0x10000UL)               /*!< SSI SSIFCR: SSIRST (Bitfield-Mask: 0x01)              */
#define SSI_SSIFCR_AUCKE_Pos              (31UL)                    /*!< SSI SSIFCR: AUCKE (Bit 31)                            */
#define SSI_SSIFCR_AUCKE_Msk              (0x80000000UL)            /*!< SSI SSIFCR: AUCKE (Bitfield-Mask: 0x01)               */
/* ========================================================  SSIFSR  ========================================================= */
#define SSI_SSIFSR_RDF_Pos                (0UL)                     /*!< SSI SSIFSR: RDF (Bit 0)                               */
#define SSI_SSIFSR_RDF_Msk                (0x1UL)                   /*!< SSI SSIFSR: RDF (Bitfield-Mask: 0x01)                 */
#define SSI_SSIFSR_RDC_Pos                (8UL)                     /*!< SSI SSIFSR: RDC (Bit 8)                               */
#define SSI_SSIFSR_RDC_Msk                (0xf00UL)                 /*!< SSI SSIFSR: RDC (Bitfield-Mask: 0x0f)                 */
#define SSI_SSIFSR_TDE_Pos                (15UL)                    /*!< SSI SSIFSR: TDE (Bit 15)                              */
#define SSI_SSIFSR_TDE_Msk                (0x8000UL)                /*!< SSI SSIFSR: TDE (Bitfield-Mask: 0x01)                 */
#define SSI_SSIFSR_TDC_Pos                (24UL)                    /*!< SSI SSIFSR: TDC (Bit 24)                              */
#define SSI_SSIFSR_TDC_Msk                (0xf000000UL)             /*!< SSI SSIFSR: TDC (Bitfield-Mask: 0x0f)                 */
/* ========================================================  SSIFTDR  ======================================================== */
/* ========================================================  SSIFRDR  ======================================================== */
/* ========================================================  SSITDMR  ======================================================== */
#define SSI_SSITDMR_OMOD_Pos              (0UL)                     /*!< SSI SSITDMR: OMOD (Bit 0)                             */
#define SSI_SSITDMR_OMOD_Msk              (0x3UL)                   /*!< SSI SSITDMR: OMOD (Bitfield-Mask: 0x03)               */
#define SSI_SSITDMR_LRCONT_Pos            (8UL)                     /*!< SSI SSITDMR: LRCONT (Bit 8)                           */
#define SSI_SSITDMR_LRCONT_Msk            (0x100UL)                 /*!< SSI SSITDMR: LRCONT (Bitfield-Mask: 0x01)             */
#define SSI_SSITDMR_BCKASTP_Pos           (9UL)                     /*!< SSI SSITDMR: BCKASTP (Bit 9)                          */
#define SSI_SSITDMR_BCKASTP_Msk           (0x200UL)                 /*!< SSI SSITDMR: BCKASTP (Bitfield-Mask: 0x01)            */
/* ========================================================  SSISCR  ========================================================= */
#define SSI_SSISCR_RDFS_Pos               (0UL)                     /*!< SSI SSISCR: RDFS (Bit 0)                              */
#define SSI_SSISCR_RDFS_Msk               (0x7UL)                   /*!< SSI SSISCR: RDFS (Bitfield-Mask: 0x07)                */
#define SSI_SSISCR_TDES_Pos               (8UL)                     /*!< SSI SSISCR: TDES (Bit 8)                              */
#define SSI_SSISCR_TDES_Msk               (0x700UL)                 /*!< SSI SSISCR: TDES (Bitfield-Mask: 0x07)                */


/* =========================================================================================================================== */
/* ================                                           LCDB                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  LBCTL  ========================================================= */
#define LCDB_LBCTL_BYF_Pos                (0UL)                     /*!< LCDB LBCTL: BYF (Bit 0)                               */
#define LCDB_LBCTL_BYF_Msk                (0x1UL)                   /*!< LCDB LBCTL: BYF (Bitfield-Mask: 0x01)                 */
#define LCDB_LBCTL_TPF_Pos                (1UL)                     /*!< LCDB LBCTL: TPF (Bit 1)                               */
#define LCDB_LBCTL_TPF_Msk                (0x2UL)                   /*!< LCDB LBCTL: TPF (Bitfield-Mask: 0x01)                 */
#define LCDB_LBCTL_TCIS_Pos               (3UL)                     /*!< LCDB LBCTL: TCIS (Bit 3)                              */
#define LCDB_LBCTL_TCIS_Msk               (0x8UL)                   /*!< LCDB LBCTL: TCIS (Bitfield-Mask: 0x01)                */
#define LCDB_LBCTL_LBC_Pos                (4UL)                     /*!< LCDB LBCTL: LBC (Bit 4)                               */
#define LCDB_LBCTL_LBC_Msk                (0x30UL)                  /*!< LCDB LBCTL: LBC (Bitfield-Mask: 0x03)                 */
#define LCDB_LBCTL_IMD_Pos                (6UL)                     /*!< LCDB LBCTL: IMD (Bit 6)                               */
#define LCDB_LBCTL_IMD_Msk                (0x40UL)                  /*!< LCDB LBCTL: IMD (Bitfield-Mask: 0x01)                 */
#define LCDB_LBCTL_EL_Pos                 (7UL)                     /*!< LCDB LBCTL: EL (Bit 7)                                */
#define LCDB_LBCTL_EL_Msk                 (0x80UL)                  /*!< LCDB LBCTL: EL (Bitfield-Mask: 0x01)                  */
/* =========================================================  LBCYC  ========================================================= */
/* =========================================================  LBWST  ========================================================= */
/* ========================================================  LBDATA  ========================================================= */
/* ========================================================  LBDATAL  ======================================================== */
/* ========================================================  LBDATAR  ======================================================== */
/* =======================================================  LBDATARL  ======================================================== */


/* =========================================================================================================================== */
/* ================                                           USBF                                            ================ */
/* =========================================================================================================================== */

/* ========================================================  SYSCFG  ========================================================= */
#define USBF_SYSCFG_USBE_Pos              (0UL)                     /*!< USBF SYSCFG: USBE (Bit 0)                             */
#define USBF_SYSCFG_USBE_Msk              (0x1UL)                   /*!< USBF SYSCFG: USBE (Bitfield-Mask: 0x01)               */
#define USBF_SYSCFG_DMRPU_Pos             (3UL)                     /*!< USBF SYSCFG: DMRPU (Bit 3)                            */
#define USBF_SYSCFG_DMRPU_Msk             (0x8UL)                   /*!< USBF SYSCFG: DMRPU (Bitfield-Mask: 0x01)              */
#define USBF_SYSCFG_DPRPU_Pos             (4UL)                     /*!< USBF SYSCFG: DPRPU (Bit 4)                            */
#define USBF_SYSCFG_DPRPU_Msk             (0x10UL)                  /*!< USBF SYSCFG: DPRPU (Bitfield-Mask: 0x01)              */
#define USBF_SYSCFG_DRPD_Pos              (5UL)                     /*!< USBF SYSCFG: DRPD (Bit 5)                             */
#define USBF_SYSCFG_DRPD_Msk              (0x20UL)                  /*!< USBF SYSCFG: DRPD (Bitfield-Mask: 0x01)               */
#define USBF_SYSCFG_DCFM_Pos              (6UL)                     /*!< USBF SYSCFG: DCFM (Bit 6)                             */
#define USBF_SYSCFG_DCFM_Msk              (0x40UL)                  /*!< USBF SYSCFG: DCFM (Bitfield-Mask: 0x01)               */
#define USBF_SYSCFG_CNEN_Pos              (8UL)                     /*!< USBF SYSCFG: CNEN (Bit 8)                             */
#define USBF_SYSCFG_CNEN_Msk              (0x100UL)                 /*!< USBF SYSCFG: CNEN (Bitfield-Mask: 0x01)               */
#define USBF_SYSCFG_SCKE_Pos              (10UL)                    /*!< USBF SYSCFG: SCKE (Bit 10)                            */
#define USBF_SYSCFG_SCKE_Msk              (0x400UL)                 /*!< USBF SYSCFG: SCKE (Bitfield-Mask: 0x01)               */
/* ========================================================  SYSSTS0  ======================================================== */
#define USBF_SYSSTS0_LNST_Pos             (0UL)                     /*!< USBF SYSSTS0: LNST (Bit 0)                            */
#define USBF_SYSSTS0_LNST_Msk             (0x3UL)                   /*!< USBF SYSSTS0: LNST (Bitfield-Mask: 0x03)              */
#define USBF_SYSSTS0_DMRPU_Pos            (2UL)                     /*!< USBF SYSSTS0: DMRPU (Bit 2)                           */
#define USBF_SYSSTS0_DMRPU_Msk            (0x4UL)                   /*!< USBF SYSSTS0: DMRPU (Bitfield-Mask: 0x01)             */
#define USBF_SYSSTS0_HTACT_Pos            (6UL)                     /*!< USBF SYSSTS0: HTACT (Bit 6)                           */
#define USBF_SYSSTS0_HTACT_Msk            (0x40UL)                  /*!< USBF SYSSTS0: HTACT (Bitfield-Mask: 0x01)             */
#define USBF_SYSSTS0_OVCMON_Pos           (14UL)                    /*!< USBF SYSSTS0: OVCMON (Bit 14)                         */
#define USBF_SYSSTS0_OVCMON_Msk           (0xc000UL)                /*!< USBF SYSSTS0: OVCMON (Bitfield-Mask: 0x03)            */
/* =======================================================  DVSTCTR0  ======================================================== */
#define USBF_DVSTCTR0_RHST_Pos            (0UL)                     /*!< USBF DVSTCTR0: RHST (Bit 0)                           */
#define USBF_DVSTCTR0_RHST_Msk            (0x7UL)                   /*!< USBF DVSTCTR0: RHST (Bitfield-Mask: 0x07)             */
#define USBF_DVSTCTR0_UACT_Pos            (4UL)                     /*!< USBF DVSTCTR0: UACT (Bit 4)                           */
#define USBF_DVSTCTR0_UACT_Msk            (0x10UL)                  /*!< USBF DVSTCTR0: UACT (Bitfield-Mask: 0x01)             */
#define USBF_DVSTCTR0_RESUME_Pos          (5UL)                     /*!< USBF DVSTCTR0: RESUME (Bit 5)                         */
#define USBF_DVSTCTR0_RESUME_Msk          (0x20UL)                  /*!< USBF DVSTCTR0: RESUME (Bitfield-Mask: 0x01)           */
#define USBF_DVSTCTR0_USBRST_Pos          (6UL)                     /*!< USBF DVSTCTR0: USBRST (Bit 6)                         */
#define USBF_DVSTCTR0_USBRST_Msk          (0x40UL)                  /*!< USBF DVSTCTR0: USBRST (Bitfield-Mask: 0x01)           */
#define USBF_DVSTCTR0_RWUPE_Pos           (7UL)                     /*!< USBF DVSTCTR0: RWUPE (Bit 7)                          */
#define USBF_DVSTCTR0_RWUPE_Msk           (0x80UL)                  /*!< USBF DVSTCTR0: RWUPE (Bitfield-Mask: 0x01)            */
#define USBF_DVSTCTR0_WKUP_Pos            (8UL)                     /*!< USBF DVSTCTR0: WKUP (Bit 8)                           */
#define USBF_DVSTCTR0_WKUP_Msk            (0x100UL)                 /*!< USBF DVSTCTR0: WKUP (Bitfield-Mask: 0x01)             */
#define USBF_DVSTCTR0_VBUSEN_Pos          (9UL)                     /*!< USBF DVSTCTR0: VBUSEN (Bit 9)                         */
#define USBF_DVSTCTR0_VBUSEN_Msk          (0x200UL)                 /*!< USBF DVSTCTR0: VBUSEN (Bitfield-Mask: 0x01)           */
#define USBF_DVSTCTR0_EXICEN_Pos          (10UL)                    /*!< USBF DVSTCTR0: EXICEN (Bit 10)                        */
#define USBF_DVSTCTR0_EXICEN_Msk          (0x400UL)                 /*!< USBF DVSTCTR0: EXICEN (Bitfield-Mask: 0x01)           */
#define USBF_DVSTCTR0_HNPBTOA_Pos         (11UL)                    /*!< USBF DVSTCTR0: HNPBTOA (Bit 11)                       */
#define USBF_DVSTCTR0_HNPBTOA_Msk         (0x800UL)                 /*!< USBF DVSTCTR0: HNPBTOA (Bitfield-Mask: 0x01)          */
/* =========================================================  CFIFO  ========================================================= */
/* ========================================================  CFIFOL  ========================================================= */
/* ========================================================  D0FIFO  ========================================================= */
/* ========================================================  D0FIFOL  ======================================================== */
/* ========================================================  D1FIFO  ========================================================= */
/* ========================================================  D1FIFOL  ======================================================== */
/* =======================================================  CFIFOSEL  ======================================================== */
#define USBF_CFIFOSEL_CURPIPE_Pos         (0UL)                     /*!< USBF CFIFOSEL: CURPIPE (Bit 0)                        */
#define USBF_CFIFOSEL_CURPIPE_Msk         (0xfUL)                   /*!< USBF CFIFOSEL: CURPIPE (Bitfield-Mask: 0x0f)          */
#define USBF_CFIFOSEL_ISEL_Pos            (5UL)                     /*!< USBF CFIFOSEL: ISEL (Bit 5)                           */
#define USBF_CFIFOSEL_ISEL_Msk            (0x20UL)                  /*!< USBF CFIFOSEL: ISEL (Bitfield-Mask: 0x01)             */
#define USBF_CFIFOSEL_BIGEND_Pos          (8UL)                     /*!< USBF CFIFOSEL: BIGEND (Bit 8)                         */
#define USBF_CFIFOSEL_BIGEND_Msk          (0x100UL)                 /*!< USBF CFIFOSEL: BIGEND (Bitfield-Mask: 0x01)           */
#define USBF_CFIFOSEL_MBW_Pos             (10UL)                    /*!< USBF CFIFOSEL: MBW (Bit 10)                           */
#define USBF_CFIFOSEL_MBW_Msk             (0x400UL)                 /*!< USBF CFIFOSEL: MBW (Bitfield-Mask: 0x01)              */
#define USBF_CFIFOSEL_REW_Pos             (14UL)                    /*!< USBF CFIFOSEL: REW (Bit 14)                           */
#define USBF_CFIFOSEL_REW_Msk             (0x4000UL)                /*!< USBF CFIFOSEL: REW (Bitfield-Mask: 0x01)              */
#define USBF_CFIFOSEL_RCNT_Pos            (15UL)                    /*!< USBF CFIFOSEL: RCNT (Bit 15)                          */
#define USBF_CFIFOSEL_RCNT_Msk            (0x8000UL)                /*!< USBF CFIFOSEL: RCNT (Bitfield-Mask: 0x01)             */
/* =======================================================  D0FIFOSEL  ======================================================= */
#define USBF_D0FIFOSEL_CURPIPE_Pos        (0UL)                     /*!< USBF D0FIFOSEL: CURPIPE (Bit 0)                       */
#define USBF_D0FIFOSEL_CURPIPE_Msk        (0xfUL)                   /*!< USBF D0FIFOSEL: CURPIPE (Bitfield-Mask: 0x0f)         */
#define USBF_D0FIFOSEL_BIGEND_Pos         (8UL)                     /*!< USBF D0FIFOSEL: BIGEND (Bit 8)                        */
#define USBF_D0FIFOSEL_BIGEND_Msk         (0x100UL)                 /*!< USBF D0FIFOSEL: BIGEND (Bitfield-Mask: 0x01)          */
#define USBF_D0FIFOSEL_MBW_Pos            (10UL)                    /*!< USBF D0FIFOSEL: MBW (Bit 10)                          */
#define USBF_D0FIFOSEL_MBW_Msk            (0x400UL)                 /*!< USBF D0FIFOSEL: MBW (Bitfield-Mask: 0x01)             */
#define USBF_D0FIFOSEL_DREQE_Pos          (12UL)                    /*!< USBF D0FIFOSEL: DREQE (Bit 12)                        */
#define USBF_D0FIFOSEL_DREQE_Msk          (0x1000UL)                /*!< USBF D0FIFOSEL: DREQE (Bitfield-Mask: 0x01)           */
#define USBF_D0FIFOSEL_DCLRM_Pos          (13UL)                    /*!< USBF D0FIFOSEL: DCLRM (Bit 13)                        */
#define USBF_D0FIFOSEL_DCLRM_Msk          (0x2000UL)                /*!< USBF D0FIFOSEL: DCLRM (Bitfield-Mask: 0x01)           */
#define USBF_D0FIFOSEL_REW_Pos            (14UL)                    /*!< USBF D0FIFOSEL: REW (Bit 14)                          */
#define USBF_D0FIFOSEL_REW_Msk            (0x4000UL)                /*!< USBF D0FIFOSEL: REW (Bitfield-Mask: 0x01)             */
#define USBF_D0FIFOSEL_RCNT_Pos           (15UL)                    /*!< USBF D0FIFOSEL: RCNT (Bit 15)                         */
#define USBF_D0FIFOSEL_RCNT_Msk           (0x8000UL)                /*!< USBF D0FIFOSEL: RCNT (Bitfield-Mask: 0x01)            */
/* =======================================================  D1FIFOSEL  ======================================================= */
#define USBF_D1FIFOSEL_CURPIPE_Pos        (0UL)                     /*!< USBF D1FIFOSEL: CURPIPE (Bit 0)                       */
#define USBF_D1FIFOSEL_CURPIPE_Msk        (0xfUL)                   /*!< USBF D1FIFOSEL: CURPIPE (Bitfield-Mask: 0x0f)         */
#define USBF_D1FIFOSEL_BIGEND_Pos         (8UL)                     /*!< USBF D1FIFOSEL: BIGEND (Bit 8)                        */
#define USBF_D1FIFOSEL_BIGEND_Msk         (0x100UL)                 /*!< USBF D1FIFOSEL: BIGEND (Bitfield-Mask: 0x01)          */
#define USBF_D1FIFOSEL_MBW_Pos            (10UL)                    /*!< USBF D1FIFOSEL: MBW (Bit 10)                          */
#define USBF_D1FIFOSEL_MBW_Msk            (0x400UL)                 /*!< USBF D1FIFOSEL: MBW (Bitfield-Mask: 0x01)             */
#define USBF_D1FIFOSEL_DREQE_Pos          (12UL)                    /*!< USBF D1FIFOSEL: DREQE (Bit 12)                        */
#define USBF_D1FIFOSEL_DREQE_Msk          (0x1000UL)                /*!< USBF D1FIFOSEL: DREQE (Bitfield-Mask: 0x01)           */
#define USBF_D1FIFOSEL_DCLRM_Pos          (13UL)                    /*!< USBF D1FIFOSEL: DCLRM (Bit 13)                        */
#define USBF_D1FIFOSEL_DCLRM_Msk          (0x2000UL)                /*!< USBF D1FIFOSEL: DCLRM (Bitfield-Mask: 0x01)           */
#define USBF_D1FIFOSEL_REW_Pos            (14UL)                    /*!< USBF D1FIFOSEL: REW (Bit 14)                          */
#define USBF_D1FIFOSEL_REW_Msk            (0x4000UL)                /*!< USBF D1FIFOSEL: REW (Bitfield-Mask: 0x01)             */
#define USBF_D1FIFOSEL_RCNT_Pos           (15UL)                    /*!< USBF D1FIFOSEL: RCNT (Bit 15)                         */
#define USBF_D1FIFOSEL_RCNT_Msk           (0x8000UL)                /*!< USBF D1FIFOSEL: RCNT (Bitfield-Mask: 0x01)            */
/* =======================================================  CFIFOCTR  ======================================================== */
#define USBF_CFIFOCTR_DTLN_Pos            (0UL)                     /*!< USBF CFIFOCTR: DTLN (Bit 0)                           */
#define USBF_CFIFOCTR_DTLN_Msk            (0xffUL)                  /*!< USBF CFIFOCTR: DTLN (Bitfield-Mask: 0xff)             */
#define USBF_CFIFOCTR_FRDY_Pos            (13UL)                    /*!< USBF CFIFOCTR: FRDY (Bit 13)                          */
#define USBF_CFIFOCTR_FRDY_Msk            (0x2000UL)                /*!< USBF CFIFOCTR: FRDY (Bitfield-Mask: 0x01)             */
#define USBF_CFIFOCTR_BCLR_Pos            (14UL)                    /*!< USBF CFIFOCTR: BCLR (Bit 14)                          */
#define USBF_CFIFOCTR_BCLR_Msk            (0x4000UL)                /*!< USBF CFIFOCTR: BCLR (Bitfield-Mask: 0x01)             */
#define USBF_CFIFOCTR_BVAL_Pos            (15UL)                    /*!< USBF CFIFOCTR: BVAL (Bit 15)                          */
#define USBF_CFIFOCTR_BVAL_Msk            (0x8000UL)                /*!< USBF CFIFOCTR: BVAL (Bitfield-Mask: 0x01)             */
/* =======================================================  D0FIFOCTR  ======================================================= */
#define USBF_D0FIFOCTR_DTLN_Pos           (0UL)                     /*!< USBF D0FIFOCTR: DTLN (Bit 0)                          */
#define USBF_D0FIFOCTR_DTLN_Msk           (0xffUL)                  /*!< USBF D0FIFOCTR: DTLN (Bitfield-Mask: 0xff)            */
#define USBF_D0FIFOCTR_FRDY_Pos           (13UL)                    /*!< USBF D0FIFOCTR: FRDY (Bit 13)                         */
#define USBF_D0FIFOCTR_FRDY_Msk           (0x2000UL)                /*!< USBF D0FIFOCTR: FRDY (Bitfield-Mask: 0x01)            */
#define USBF_D0FIFOCTR_BCLR_Pos           (14UL)                    /*!< USBF D0FIFOCTR: BCLR (Bit 14)                         */
#define USBF_D0FIFOCTR_BCLR_Msk           (0x4000UL)                /*!< USBF D0FIFOCTR: BCLR (Bitfield-Mask: 0x01)            */
#define USBF_D0FIFOCTR_BVAL_Pos           (15UL)                    /*!< USBF D0FIFOCTR: BVAL (Bit 15)                         */
#define USBF_D0FIFOCTR_BVAL_Msk           (0x8000UL)                /*!< USBF D0FIFOCTR: BVAL (Bitfield-Mask: 0x01)            */
/* =======================================================  D1FIFOCTR  ======================================================= */
#define USBF_D1FIFOCTR_DTLN_Pos           (0UL)                     /*!< USBF D1FIFOCTR: DTLN (Bit 0)                          */
#define USBF_D1FIFOCTR_DTLN_Msk           (0xffUL)                  /*!< USBF D1FIFOCTR: DTLN (Bitfield-Mask: 0xff)            */
#define USBF_D1FIFOCTR_FRDY_Pos           (13UL)                    /*!< USBF D1FIFOCTR: FRDY (Bit 13)                         */
#define USBF_D1FIFOCTR_FRDY_Msk           (0x2000UL)                /*!< USBF D1FIFOCTR: FRDY (Bitfield-Mask: 0x01)            */
#define USBF_D1FIFOCTR_BCLR_Pos           (14UL)                    /*!< USBF D1FIFOCTR: BCLR (Bit 14)                         */
#define USBF_D1FIFOCTR_BCLR_Msk           (0x4000UL)                /*!< USBF D1FIFOCTR: BCLR (Bitfield-Mask: 0x01)            */
#define USBF_D1FIFOCTR_BVAL_Pos           (15UL)                    /*!< USBF D1FIFOCTR: BVAL (Bit 15)                         */
#define USBF_D1FIFOCTR_BVAL_Msk           (0x8000UL)                /*!< USBF D1FIFOCTR: BVAL (Bitfield-Mask: 0x01)            */
/* ========================================================  INTENB0  ======================================================== */
#define USBF_INTENB0_BRDYE_Pos            (8UL)                     /*!< USBF INTENB0: BRDYE (Bit 8)                           */
#define USBF_INTENB0_BRDYE_Msk            (0x100UL)                 /*!< USBF INTENB0: BRDYE (Bitfield-Mask: 0x01)             */
#define USBF_INTENB0_NRDYE_Pos            (9UL)                     /*!< USBF INTENB0: NRDYE (Bit 9)                           */
#define USBF_INTENB0_NRDYE_Msk            (0x200UL)                 /*!< USBF INTENB0: NRDYE (Bitfield-Mask: 0x01)             */
#define USBF_INTENB0_BEMPE_Pos            (10UL)                    /*!< USBF INTENB0: BEMPE (Bit 10)                          */
#define USBF_INTENB0_BEMPE_Msk            (0x400UL)                 /*!< USBF INTENB0: BEMPE (Bitfield-Mask: 0x01)             */
#define USBF_INTENB0_CTRE_Pos             (11UL)                    /*!< USBF INTENB0: CTRE (Bit 11)                           */
#define USBF_INTENB0_CTRE_Msk             (0x800UL)                 /*!< USBF INTENB0: CTRE (Bitfield-Mask: 0x01)              */
#define USBF_INTENB0_DVSE_Pos             (12UL)                    /*!< USBF INTENB0: DVSE (Bit 12)                           */
#define USBF_INTENB0_DVSE_Msk             (0x1000UL)                /*!< USBF INTENB0: DVSE (Bitfield-Mask: 0x01)              */
#define USBF_INTENB0_SOFE_Pos             (13UL)                    /*!< USBF INTENB0: SOFE (Bit 13)                           */
#define USBF_INTENB0_SOFE_Msk             (0x2000UL)                /*!< USBF INTENB0: SOFE (Bitfield-Mask: 0x01)              */
#define USBF_INTENB0_RSME_Pos             (14UL)                    /*!< USBF INTENB0: RSME (Bit 14)                           */
#define USBF_INTENB0_RSME_Msk             (0x4000UL)                /*!< USBF INTENB0: RSME (Bitfield-Mask: 0x01)              */
#define USBF_INTENB0_VBSE_Pos             (15UL)                    /*!< USBF INTENB0: VBSE (Bit 15)                           */
#define USBF_INTENB0_VBSE_Msk             (0x8000UL)                /*!< USBF INTENB0: VBSE (Bitfield-Mask: 0x01)              */
/* ========================================================  INTENB1  ======================================================== */
#define USBF_INTENB1_PDDETINTE0_Pos       (0UL)                     /*!< USBF INTENB1: PDDETINTE0 (Bit 0)                      */
#define USBF_INTENB1_PDDETINTE0_Msk       (0x1UL)                   /*!< USBF INTENB1: PDDETINTE0 (Bitfield-Mask: 0x01)        */
#define USBF_INTENB1_SACKE_Pos            (4UL)                     /*!< USBF INTENB1: SACKE (Bit 4)                           */
#define USBF_INTENB1_SACKE_Msk            (0x10UL)                  /*!< USBF INTENB1: SACKE (Bitfield-Mask: 0x01)             */
#define USBF_INTENB1_SIGNE_Pos            (5UL)                     /*!< USBF INTENB1: SIGNE (Bit 5)                           */
#define USBF_INTENB1_SIGNE_Msk            (0x20UL)                  /*!< USBF INTENB1: SIGNE (Bitfield-Mask: 0x01)             */
#define USBF_INTENB1_EOFERRE_Pos          (6UL)                     /*!< USBF INTENB1: EOFERRE (Bit 6)                         */
#define USBF_INTENB1_EOFERRE_Msk          (0x40UL)                  /*!< USBF INTENB1: EOFERRE (Bitfield-Mask: 0x01)           */
#define USBF_INTENB1_ATTCHE_Pos           (11UL)                    /*!< USBF INTENB1: ATTCHE (Bit 11)                         */
#define USBF_INTENB1_ATTCHE_Msk           (0x800UL)                 /*!< USBF INTENB1: ATTCHE (Bitfield-Mask: 0x01)            */
#define USBF_INTENB1_DTCHE_Pos            (12UL)                    /*!< USBF INTENB1: DTCHE (Bit 12)                          */
#define USBF_INTENB1_DTCHE_Msk            (0x1000UL)                /*!< USBF INTENB1: DTCHE (Bitfield-Mask: 0x01)             */
#define USBF_INTENB1_BCHGE_Pos            (14UL)                    /*!< USBF INTENB1: BCHGE (Bit 14)                          */
#define USBF_INTENB1_BCHGE_Msk            (0x4000UL)                /*!< USBF INTENB1: BCHGE (Bitfield-Mask: 0x01)             */
#define USBF_INTENB1_OVRCRE_Pos           (15UL)                    /*!< USBF INTENB1: OVRCRE (Bit 15)                         */
#define USBF_INTENB1_OVRCRE_Msk           (0x8000UL)                /*!< USBF INTENB1: OVRCRE (Bitfield-Mask: 0x01)            */
/* ========================================================  BRDYENB  ======================================================== */
#define USBF_BRDYENB_PIPE0BRDYE_Pos       (0UL)                     /*!< USBF BRDYENB: PIPE0BRDYE (Bit 0)                      */
#define USBF_BRDYENB_PIPE0BRDYE_Msk       (0x1UL)                   /*!< USBF BRDYENB: PIPE0BRDYE (Bitfield-Mask: 0x01)        */
#define USBF_BRDYENB_PIPE1BRDYE_Pos       (1UL)                     /*!< USBF BRDYENB: PIPE1BRDYE (Bit 1)                      */
#define USBF_BRDYENB_PIPE1BRDYE_Msk       (0x2UL)                   /*!< USBF BRDYENB: PIPE1BRDYE (Bitfield-Mask: 0x01)        */
#define USBF_BRDYENB_PIPE2BRDYE_Pos       (2UL)                     /*!< USBF BRDYENB: PIPE2BRDYE (Bit 2)                      */
#define USBF_BRDYENB_PIPE2BRDYE_Msk       (0x4UL)                   /*!< USBF BRDYENB: PIPE2BRDYE (Bitfield-Mask: 0x01)        */
#define USBF_BRDYENB_PIPE3BRDYE_Pos       (3UL)                     /*!< USBF BRDYENB: PIPE3BRDYE (Bit 3)                      */
#define USBF_BRDYENB_PIPE3BRDYE_Msk       (0x8UL)                   /*!< USBF BRDYENB: PIPE3BRDYE (Bitfield-Mask: 0x01)        */
#define USBF_BRDYENB_PIPE4BRDYE_Pos       (4UL)                     /*!< USBF BRDYENB: PIPE4BRDYE (Bit 4)                      */
#define USBF_BRDYENB_PIPE4BRDYE_Msk       (0x10UL)                  /*!< USBF BRDYENB: PIPE4BRDYE (Bitfield-Mask: 0x01)        */
#define USBF_BRDYENB_PIPE5BRDYE_Pos       (5UL)                     /*!< USBF BRDYENB: PIPE5BRDYE (Bit 5)                      */
#define USBF_BRDYENB_PIPE5BRDYE_Msk       (0x20UL)                  /*!< USBF BRDYENB: PIPE5BRDYE (Bitfield-Mask: 0x01)        */
#define USBF_BRDYENB_PIPE6BRDYE_Pos       (6UL)                     /*!< USBF BRDYENB: PIPE6BRDYE (Bit 6)                      */
#define USBF_BRDYENB_PIPE6BRDYE_Msk       (0x40UL)                  /*!< USBF BRDYENB: PIPE6BRDYE (Bitfield-Mask: 0x01)        */
#define USBF_BRDYENB_PIPE7BRDYE_Pos       (7UL)                     /*!< USBF BRDYENB: PIPE7BRDYE (Bit 7)                      */
#define USBF_BRDYENB_PIPE7BRDYE_Msk       (0x80UL)                  /*!< USBF BRDYENB: PIPE7BRDYE (Bitfield-Mask: 0x01)        */
#define USBF_BRDYENB_PIPE8BRDYE_Pos       (8UL)                     /*!< USBF BRDYENB: PIPE8BRDYE (Bit 8)                      */
#define USBF_BRDYENB_PIPE8BRDYE_Msk       (0x100UL)                 /*!< USBF BRDYENB: PIPE8BRDYE (Bitfield-Mask: 0x01)        */
#define USBF_BRDYENB_PIPE9BRDYE_Pos       (9UL)                     /*!< USBF BRDYENB: PIPE9BRDYE (Bit 9)                      */
#define USBF_BRDYENB_PIPE9BRDYE_Msk       (0x200UL)                 /*!< USBF BRDYENB: PIPE9BRDYE (Bitfield-Mask: 0x01)        */
/* ========================================================  NRDYENB  ======================================================== */
#define USBF_NRDYENB_PIPE0NRDYE_Pos       (0UL)                     /*!< USBF NRDYENB: PIPE0NRDYE (Bit 0)                      */
#define USBF_NRDYENB_PIPE0NRDYE_Msk       (0x1UL)                   /*!< USBF NRDYENB: PIPE0NRDYE (Bitfield-Mask: 0x01)        */
#define USBF_NRDYENB_PIPE1NRDYE_Pos       (1UL)                     /*!< USBF NRDYENB: PIPE1NRDYE (Bit 1)                      */
#define USBF_NRDYENB_PIPE1NRDYE_Msk       (0x2UL)                   /*!< USBF NRDYENB: PIPE1NRDYE (Bitfield-Mask: 0x01)        */
#define USBF_NRDYENB_PIPE2NRDYE_Pos       (2UL)                     /*!< USBF NRDYENB: PIPE2NRDYE (Bit 2)                      */
#define USBF_NRDYENB_PIPE2NRDYE_Msk       (0x4UL)                   /*!< USBF NRDYENB: PIPE2NRDYE (Bitfield-Mask: 0x01)        */
#define USBF_NRDYENB_PIPE3NRDYE_Pos       (3UL)                     /*!< USBF NRDYENB: PIPE3NRDYE (Bit 3)                      */
#define USBF_NRDYENB_PIPE3NRDYE_Msk       (0x8UL)                   /*!< USBF NRDYENB: PIPE3NRDYE (Bitfield-Mask: 0x01)        */
#define USBF_NRDYENB_PIPE4NRDYE_Pos       (4UL)                     /*!< USBF NRDYENB: PIPE4NRDYE (Bit 4)                      */
#define USBF_NRDYENB_PIPE4NRDYE_Msk       (0x10UL)                  /*!< USBF NRDYENB: PIPE4NRDYE (Bitfield-Mask: 0x01)        */
#define USBF_NRDYENB_PIPE5NRDYE_Pos       (5UL)                     /*!< USBF NRDYENB: PIPE5NRDYE (Bit 5)                      */
#define USBF_NRDYENB_PIPE5NRDYE_Msk       (0x20UL)                  /*!< USBF NRDYENB: PIPE5NRDYE (Bitfield-Mask: 0x01)        */
#define USBF_NRDYENB_PIPE6NRDYE_Pos       (6UL)                     /*!< USBF NRDYENB: PIPE6NRDYE (Bit 6)                      */
#define USBF_NRDYENB_PIPE6NRDYE_Msk       (0x40UL)                  /*!< USBF NRDYENB: PIPE6NRDYE (Bitfield-Mask: 0x01)        */
#define USBF_NRDYENB_PIPE7NRDYE_Pos       (7UL)                     /*!< USBF NRDYENB: PIPE7NRDYE (Bit 7)                      */
#define USBF_NRDYENB_PIPE7NRDYE_Msk       (0x80UL)                  /*!< USBF NRDYENB: PIPE7NRDYE (Bitfield-Mask: 0x01)        */
#define USBF_NRDYENB_PIPE8NRDYE_Pos       (8UL)                     /*!< USBF NRDYENB: PIPE8NRDYE (Bit 8)                      */
#define USBF_NRDYENB_PIPE8NRDYE_Msk       (0x100UL)                 /*!< USBF NRDYENB: PIPE8NRDYE (Bitfield-Mask: 0x01)        */
#define USBF_NRDYENB_PIPE9NRDYE_Pos       (9UL)                     /*!< USBF NRDYENB: PIPE9NRDYE (Bit 9)                      */
#define USBF_NRDYENB_PIPE9NRDYE_Msk       (0x200UL)                 /*!< USBF NRDYENB: PIPE9NRDYE (Bitfield-Mask: 0x01)        */
/* ========================================================  BEMPENB  ======================================================== */
#define USBF_BEMPENB_PIPE0BEMPE_Pos       (0UL)                     /*!< USBF BEMPENB: PIPE0BEMPE (Bit 0)                      */
#define USBF_BEMPENB_PIPE0BEMPE_Msk       (0x1UL)                   /*!< USBF BEMPENB: PIPE0BEMPE (Bitfield-Mask: 0x01)        */
#define USBF_BEMPENB_PIPE1BEMPE_Pos       (1UL)                     /*!< USBF BEMPENB: PIPE1BEMPE (Bit 1)                      */
#define USBF_BEMPENB_PIPE1BEMPE_Msk       (0x2UL)                   /*!< USBF BEMPENB: PIPE1BEMPE (Bitfield-Mask: 0x01)        */
#define USBF_BEMPENB_PIPE2BEMPE_Pos       (2UL)                     /*!< USBF BEMPENB: PIPE2BEMPE (Bit 2)                      */
#define USBF_BEMPENB_PIPE2BEMPE_Msk       (0x4UL)                   /*!< USBF BEMPENB: PIPE2BEMPE (Bitfield-Mask: 0x01)        */
#define USBF_BEMPENB_PIPE3BEMPE_Pos       (3UL)                     /*!< USBF BEMPENB: PIPE3BEMPE (Bit 3)                      */
#define USBF_BEMPENB_PIPE3BEMPE_Msk       (0x8UL)                   /*!< USBF BEMPENB: PIPE3BEMPE (Bitfield-Mask: 0x01)        */
#define USBF_BEMPENB_PIPE4BEMPE_Pos       (4UL)                     /*!< USBF BEMPENB: PIPE4BEMPE (Bit 4)                      */
#define USBF_BEMPENB_PIPE4BEMPE_Msk       (0x10UL)                  /*!< USBF BEMPENB: PIPE4BEMPE (Bitfield-Mask: 0x01)        */
#define USBF_BEMPENB_PIPE5BEMPE_Pos       (5UL)                     /*!< USBF BEMPENB: PIPE5BEMPE (Bit 5)                      */
#define USBF_BEMPENB_PIPE5BEMPE_Msk       (0x20UL)                  /*!< USBF BEMPENB: PIPE5BEMPE (Bitfield-Mask: 0x01)        */
#define USBF_BEMPENB_PIPE6BEMPE_Pos       (6UL)                     /*!< USBF BEMPENB: PIPE6BEMPE (Bit 6)                      */
#define USBF_BEMPENB_PIPE6BEMPE_Msk       (0x40UL)                  /*!< USBF BEMPENB: PIPE6BEMPE (Bitfield-Mask: 0x01)        */
#define USBF_BEMPENB_PIPE7BEMPE_Pos       (7UL)                     /*!< USBF BEMPENB: PIPE7BEMPE (Bit 7)                      */
#define USBF_BEMPENB_PIPE7BEMPE_Msk       (0x80UL)                  /*!< USBF BEMPENB: PIPE7BEMPE (Bitfield-Mask: 0x01)        */
#define USBF_BEMPENB_PIPE8BEMPE_Pos       (8UL)                     /*!< USBF BEMPENB: PIPE8BEMPE (Bit 8)                      */
#define USBF_BEMPENB_PIPE8BEMPE_Msk       (0x100UL)                 /*!< USBF BEMPENB: PIPE8BEMPE (Bitfield-Mask: 0x01)        */
#define USBF_BEMPENB_PIPE9BEMPE_Pos       (9UL)                     /*!< USBF BEMPENB: PIPE9BEMPE (Bit 9)                      */
#define USBF_BEMPENB_PIPE9BEMPE_Msk       (0x200UL)                 /*!< USBF BEMPENB: PIPE9BEMPE (Bitfield-Mask: 0x01)        */
/* ========================================================  SOFCFG  ========================================================= */
#define USBF_SOFCFG_EDGESTS_Pos           (4UL)                     /*!< USBF SOFCFG: EDGESTS (Bit 4)                          */
#define USBF_SOFCFG_EDGESTS_Msk           (0x10UL)                  /*!< USBF SOFCFG: EDGESTS (Bitfield-Mask: 0x01)            */
#define USBF_SOFCFG_BRDYM_Pos             (6UL)                     /*!< USBF SOFCFG: BRDYM (Bit 6)                            */
#define USBF_SOFCFG_BRDYM_Msk             (0x40UL)                  /*!< USBF SOFCFG: BRDYM (Bitfield-Mask: 0x01)              */
#define USBF_SOFCFG_TRNENSEL_Pos          (8UL)                     /*!< USBF SOFCFG: TRNENSEL (Bit 8)                         */
#define USBF_SOFCFG_TRNENSEL_Msk          (0x100UL)                 /*!< USBF SOFCFG: TRNENSEL (Bitfield-Mask: 0x01)           */
/* ========================================================  INTSTS0  ======================================================== */
#define USBF_INTSTS0_CTSQ_Pos             (0UL)                     /*!< USBF INTSTS0: CTSQ (Bit 0)                            */
#define USBF_INTSTS0_CTSQ_Msk             (0x7UL)                   /*!< USBF INTSTS0: CTSQ (Bitfield-Mask: 0x07)              */
#define USBF_INTSTS0_VALID_Pos            (3UL)                     /*!< USBF INTSTS0: VALID (Bit 3)                           */
#define USBF_INTSTS0_VALID_Msk            (0x8UL)                   /*!< USBF INTSTS0: VALID (Bitfield-Mask: 0x01)             */
#define USBF_INTSTS0_DVSQ_Pos             (4UL)                     /*!< USBF INTSTS0: DVSQ (Bit 4)                            */
#define USBF_INTSTS0_DVSQ_Msk             (0x70UL)                  /*!< USBF INTSTS0: DVSQ (Bitfield-Mask: 0x07)              */
#define USBF_INTSTS0_VBSTS_Pos            (7UL)                     /*!< USBF INTSTS0: VBSTS (Bit 7)                           */
#define USBF_INTSTS0_VBSTS_Msk            (0x80UL)                  /*!< USBF INTSTS0: VBSTS (Bitfield-Mask: 0x01)             */
#define USBF_INTSTS0_BRDY_Pos             (8UL)                     /*!< USBF INTSTS0: BRDY (Bit 8)                            */
#define USBF_INTSTS0_BRDY_Msk             (0x100UL)                 /*!< USBF INTSTS0: BRDY (Bitfield-Mask: 0x01)              */
#define USBF_INTSTS0_NRDY_Pos             (9UL)                     /*!< USBF INTSTS0: NRDY (Bit 9)                            */
#define USBF_INTSTS0_NRDY_Msk             (0x200UL)                 /*!< USBF INTSTS0: NRDY (Bitfield-Mask: 0x01)              */
#define USBF_INTSTS0_BEMP_Pos             (10UL)                    /*!< USBF INTSTS0: BEMP (Bit 10)                           */
#define USBF_INTSTS0_BEMP_Msk             (0x400UL)                 /*!< USBF INTSTS0: BEMP (Bitfield-Mask: 0x01)              */
#define USBF_INTSTS0_CTRT_Pos             (11UL)                    /*!< USBF INTSTS0: CTRT (Bit 11)                           */
#define USBF_INTSTS0_CTRT_Msk             (0x800UL)                 /*!< USBF INTSTS0: CTRT (Bitfield-Mask: 0x01)              */
#define USBF_INTSTS0_DVST_Pos             (12UL)                    /*!< USBF INTSTS0: DVST (Bit 12)                           */
#define USBF_INTSTS0_DVST_Msk             (0x1000UL)                /*!< USBF INTSTS0: DVST (Bitfield-Mask: 0x01)              */
#define USBF_INTSTS0_SOFR_Pos             (13UL)                    /*!< USBF INTSTS0: SOFR (Bit 13)                           */
#define USBF_INTSTS0_SOFR_Msk             (0x2000UL)                /*!< USBF INTSTS0: SOFR (Bitfield-Mask: 0x01)              */
#define USBF_INTSTS0_RESM_Pos             (14UL)                    /*!< USBF INTSTS0: RESM (Bit 14)                           */
#define USBF_INTSTS0_RESM_Msk             (0x4000UL)                /*!< USBF INTSTS0: RESM (Bitfield-Mask: 0x01)              */
#define USBF_INTSTS0_VBINT_Pos            (15UL)                    /*!< USBF INTSTS0: VBINT (Bit 15)                          */
#define USBF_INTSTS0_VBINT_Msk            (0x8000UL)                /*!< USBF INTSTS0: VBINT (Bitfield-Mask: 0x01)             */
/* ========================================================  INTSTS1  ======================================================== */
#define USBF_INTSTS1_PDDETINT0_Pos        (0UL)                     /*!< USBF INTSTS1: PDDETINT0 (Bit 0)                       */
#define USBF_INTSTS1_PDDETINT0_Msk        (0x1UL)                   /*!< USBF INTSTS1: PDDETINT0 (Bitfield-Mask: 0x01)         */
#define USBF_INTSTS1_SACK_Pos             (4UL)                     /*!< USBF INTSTS1: SACK (Bit 4)                            */
#define USBF_INTSTS1_SACK_Msk             (0x10UL)                  /*!< USBF INTSTS1: SACK (Bitfield-Mask: 0x01)              */
#define USBF_INTSTS1_SIGN_Pos             (5UL)                     /*!< USBF INTSTS1: SIGN (Bit 5)                            */
#define USBF_INTSTS1_SIGN_Msk             (0x20UL)                  /*!< USBF INTSTS1: SIGN (Bitfield-Mask: 0x01)              */
#define USBF_INTSTS1_EOFERR_Pos           (6UL)                     /*!< USBF INTSTS1: EOFERR (Bit 6)                          */
#define USBF_INTSTS1_EOFERR_Msk           (0x40UL)                  /*!< USBF INTSTS1: EOFERR (Bitfield-Mask: 0x01)            */
#define USBF_INTSTS1_ATTCH_Pos            (11UL)                    /*!< USBF INTSTS1: ATTCH (Bit 11)                          */
#define USBF_INTSTS1_ATTCH_Msk            (0x800UL)                 /*!< USBF INTSTS1: ATTCH (Bitfield-Mask: 0x01)             */
#define USBF_INTSTS1_DTCH_Pos             (12UL)                    /*!< USBF INTSTS1: DTCH (Bit 12)                           */
#define USBF_INTSTS1_DTCH_Msk             (0x1000UL)                /*!< USBF INTSTS1: DTCH (Bitfield-Mask: 0x01)              */
#define USBF_INTSTS1_BCHG_Pos             (14UL)                    /*!< USBF INTSTS1: BCHG (Bit 14)                           */
#define USBF_INTSTS1_BCHG_Msk             (0x4000UL)                /*!< USBF INTSTS1: BCHG (Bitfield-Mask: 0x01)              */
#define USBF_INTSTS1_OVRCR_Pos            (15UL)                    /*!< USBF INTSTS1: OVRCR (Bit 15)                          */
#define USBF_INTSTS1_OVRCR_Msk            (0x8000UL)                /*!< USBF INTSTS1: OVRCR (Bitfield-Mask: 0x01)             */
/* ========================================================  BRDYSTS  ======================================================== */
#define USBF_BRDYSTS_PIPE0BRDY_Pos        (0UL)                     /*!< USBF BRDYSTS: PIPE0BRDY (Bit 0)                       */
#define USBF_BRDYSTS_PIPE0BRDY_Msk        (0x1UL)                   /*!< USBF BRDYSTS: PIPE0BRDY (Bitfield-Mask: 0x01)         */
#define USBF_BRDYSTS_PIPE1BRDY_Pos        (1UL)                     /*!< USBF BRDYSTS: PIPE1BRDY (Bit 1)                       */
#define USBF_BRDYSTS_PIPE1BRDY_Msk        (0x2UL)                   /*!< USBF BRDYSTS: PIPE1BRDY (Bitfield-Mask: 0x01)         */
#define USBF_BRDYSTS_PIPE2BRDY_Pos        (2UL)                     /*!< USBF BRDYSTS: PIPE2BRDY (Bit 2)                       */
#define USBF_BRDYSTS_PIPE2BRDY_Msk        (0x4UL)                   /*!< USBF BRDYSTS: PIPE2BRDY (Bitfield-Mask: 0x01)         */
#define USBF_BRDYSTS_PIPE3BRDY_Pos        (3UL)                     /*!< USBF BRDYSTS: PIPE3BRDY (Bit 3)                       */
#define USBF_BRDYSTS_PIPE3BRDY_Msk        (0x8UL)                   /*!< USBF BRDYSTS: PIPE3BRDY (Bitfield-Mask: 0x01)         */
#define USBF_BRDYSTS_PIPE4BRDY_Pos        (4UL)                     /*!< USBF BRDYSTS: PIPE4BRDY (Bit 4)                       */
#define USBF_BRDYSTS_PIPE4BRDY_Msk        (0x10UL)                  /*!< USBF BRDYSTS: PIPE4BRDY (Bitfield-Mask: 0x01)         */
#define USBF_BRDYSTS_PIPE5BRDY_Pos        (5UL)                     /*!< USBF BRDYSTS: PIPE5BRDY (Bit 5)                       */
#define USBF_BRDYSTS_PIPE5BRDY_Msk        (0x20UL)                  /*!< USBF BRDYSTS: PIPE5BRDY (Bitfield-Mask: 0x01)         */
#define USBF_BRDYSTS_PIPE6BRDY_Pos        (6UL)                     /*!< USBF BRDYSTS: PIPE6BRDY (Bit 6)                       */
#define USBF_BRDYSTS_PIPE6BRDY_Msk        (0x40UL)                  /*!< USBF BRDYSTS: PIPE6BRDY (Bitfield-Mask: 0x01)         */
#define USBF_BRDYSTS_PIPE7BRDY_Pos        (7UL)                     /*!< USBF BRDYSTS: PIPE7BRDY (Bit 7)                       */
#define USBF_BRDYSTS_PIPE7BRDY_Msk        (0x80UL)                  /*!< USBF BRDYSTS: PIPE7BRDY (Bitfield-Mask: 0x01)         */
#define USBF_BRDYSTS_PIPE8BRDY_Pos        (8UL)                     /*!< USBF BRDYSTS: PIPE8BRDY (Bit 8)                       */
#define USBF_BRDYSTS_PIPE8BRDY_Msk        (0x100UL)                 /*!< USBF BRDYSTS: PIPE8BRDY (Bitfield-Mask: 0x01)         */
#define USBF_BRDYSTS_PIPE9BRDY_Pos        (9UL)                     /*!< USBF BRDYSTS: PIPE9BRDY (Bit 9)                       */
#define USBF_BRDYSTS_PIPE9BRDY_Msk        (0x200UL)                 /*!< USBF BRDYSTS: PIPE9BRDY (Bitfield-Mask: 0x01)         */
/* ========================================================  NRDYSTS  ======================================================== */
#define USBF_NRDYSTS_PIPE0NRDY_Pos        (0UL)                     /*!< USBF NRDYSTS: PIPE0NRDY (Bit 0)                       */
#define USBF_NRDYSTS_PIPE0NRDY_Msk        (0x1UL)                   /*!< USBF NRDYSTS: PIPE0NRDY (Bitfield-Mask: 0x01)         */
#define USBF_NRDYSTS_PIPE1NRDY_Pos        (1UL)                     /*!< USBF NRDYSTS: PIPE1NRDY (Bit 1)                       */
#define USBF_NRDYSTS_PIPE1NRDY_Msk        (0x2UL)                   /*!< USBF NRDYSTS: PIPE1NRDY (Bitfield-Mask: 0x01)         */
#define USBF_NRDYSTS_PIPE2NRDY_Pos        (2UL)                     /*!< USBF NRDYSTS: PIPE2NRDY (Bit 2)                       */
#define USBF_NRDYSTS_PIPE2NRDY_Msk        (0x4UL)                   /*!< USBF NRDYSTS: PIPE2NRDY (Bitfield-Mask: 0x01)         */
#define USBF_NRDYSTS_PIPE3NRDY_Pos        (3UL)                     /*!< USBF NRDYSTS: PIPE3NRDY (Bit 3)                       */
#define USBF_NRDYSTS_PIPE3NRDY_Msk        (0x8UL)                   /*!< USBF NRDYSTS: PIPE3NRDY (Bitfield-Mask: 0x01)         */
#define USBF_NRDYSTS_PIPE4NRDY_Pos        (4UL)                     /*!< USBF NRDYSTS: PIPE4NRDY (Bit 4)                       */
#define USBF_NRDYSTS_PIPE4NRDY_Msk        (0x10UL)                  /*!< USBF NRDYSTS: PIPE4NRDY (Bitfield-Mask: 0x01)         */
#define USBF_NRDYSTS_PIPE5NRDY_Pos        (5UL)                     /*!< USBF NRDYSTS: PIPE5NRDY (Bit 5)                       */
#define USBF_NRDYSTS_PIPE5NRDY_Msk        (0x20UL)                  /*!< USBF NRDYSTS: PIPE5NRDY (Bitfield-Mask: 0x01)         */
#define USBF_NRDYSTS_PIPE6NRDY_Pos        (6UL)                     /*!< USBF NRDYSTS: PIPE6NRDY (Bit 6)                       */
#define USBF_NRDYSTS_PIPE6NRDY_Msk        (0x40UL)                  /*!< USBF NRDYSTS: PIPE6NRDY (Bitfield-Mask: 0x01)         */
#define USBF_NRDYSTS_PIPE7NRDY_Pos        (7UL)                     /*!< USBF NRDYSTS: PIPE7NRDY (Bit 7)                       */
#define USBF_NRDYSTS_PIPE7NRDY_Msk        (0x80UL)                  /*!< USBF NRDYSTS: PIPE7NRDY (Bitfield-Mask: 0x01)         */
#define USBF_NRDYSTS_PIPE8NRDY_Pos        (8UL)                     /*!< USBF NRDYSTS: PIPE8NRDY (Bit 8)                       */
#define USBF_NRDYSTS_PIPE8NRDY_Msk        (0x100UL)                 /*!< USBF NRDYSTS: PIPE8NRDY (Bitfield-Mask: 0x01)         */
#define USBF_NRDYSTS_PIPE9NRDY_Pos        (9UL)                     /*!< USBF NRDYSTS: PIPE9NRDY (Bit 9)                       */
#define USBF_NRDYSTS_PIPE9NRDY_Msk        (0x200UL)                 /*!< USBF NRDYSTS: PIPE9NRDY (Bitfield-Mask: 0x01)         */
/* ========================================================  BEMPSTS  ======================================================== */
#define USBF_BEMPSTS_PIPE0BEMP_Pos        (0UL)                     /*!< USBF BEMPSTS: PIPE0BEMP (Bit 0)                       */
#define USBF_BEMPSTS_PIPE0BEMP_Msk        (0x1UL)                   /*!< USBF BEMPSTS: PIPE0BEMP (Bitfield-Mask: 0x01)         */
#define USBF_BEMPSTS_PIPE1BEMP_Pos        (1UL)                     /*!< USBF BEMPSTS: PIPE1BEMP (Bit 1)                       */
#define USBF_BEMPSTS_PIPE1BEMP_Msk        (0x2UL)                   /*!< USBF BEMPSTS: PIPE1BEMP (Bitfield-Mask: 0x01)         */
#define USBF_BEMPSTS_PIPE2BEMP_Pos        (2UL)                     /*!< USBF BEMPSTS: PIPE2BEMP (Bit 2)                       */
#define USBF_BEMPSTS_PIPE2BEMP_Msk        (0x4UL)                   /*!< USBF BEMPSTS: PIPE2BEMP (Bitfield-Mask: 0x01)         */
#define USBF_BEMPSTS_PIPE3BEMP_Pos        (3UL)                     /*!< USBF BEMPSTS: PIPE3BEMP (Bit 3)                       */
#define USBF_BEMPSTS_PIPE3BEMP_Msk        (0x8UL)                   /*!< USBF BEMPSTS: PIPE3BEMP (Bitfield-Mask: 0x01)         */
#define USBF_BEMPSTS_PIPE4BEMP_Pos        (4UL)                     /*!< USBF BEMPSTS: PIPE4BEMP (Bit 4)                       */
#define USBF_BEMPSTS_PIPE4BEMP_Msk        (0x10UL)                  /*!< USBF BEMPSTS: PIPE4BEMP (Bitfield-Mask: 0x01)         */
#define USBF_BEMPSTS_PIPE5BEMP_Pos        (5UL)                     /*!< USBF BEMPSTS: PIPE5BEMP (Bit 5)                       */
#define USBF_BEMPSTS_PIPE5BEMP_Msk        (0x20UL)                  /*!< USBF BEMPSTS: PIPE5BEMP (Bitfield-Mask: 0x01)         */
#define USBF_BEMPSTS_PIPE6BEMP_Pos        (6UL)                     /*!< USBF BEMPSTS: PIPE6BEMP (Bit 6)                       */
#define USBF_BEMPSTS_PIPE6BEMP_Msk        (0x40UL)                  /*!< USBF BEMPSTS: PIPE6BEMP (Bitfield-Mask: 0x01)         */
#define USBF_BEMPSTS_PIPE7BEMP_Pos        (7UL)                     /*!< USBF BEMPSTS: PIPE7BEMP (Bit 7)                       */
#define USBF_BEMPSTS_PIPE7BEMP_Msk        (0x80UL)                  /*!< USBF BEMPSTS: PIPE7BEMP (Bitfield-Mask: 0x01)         */
#define USBF_BEMPSTS_PIPE8BEMP_Pos        (8UL)                     /*!< USBF BEMPSTS: PIPE8BEMP (Bit 8)                       */
#define USBF_BEMPSTS_PIPE8BEMP_Msk        (0x100UL)                 /*!< USBF BEMPSTS: PIPE8BEMP (Bitfield-Mask: 0x01)         */
#define USBF_BEMPSTS_PIPE9BEMP_Pos        (9UL)                     /*!< USBF BEMPSTS: PIPE9BEMP (Bit 9)                       */
#define USBF_BEMPSTS_PIPE9BEMP_Msk        (0x200UL)                 /*!< USBF BEMPSTS: PIPE9BEMP (Bitfield-Mask: 0x01)         */
/* ========================================================  FRMNUM  ========================================================= */
#define USBF_FRMNUM_FRNM_Pos              (0UL)                     /*!< USBF FRMNUM: FRNM (Bit 0)                             */
#define USBF_FRMNUM_FRNM_Msk              (0x7ffUL)                 /*!< USBF FRMNUM: FRNM (Bitfield-Mask: 0x7ff)              */
#define USBF_FRMNUM_CRCE_Pos              (14UL)                    /*!< USBF FRMNUM: CRCE (Bit 14)                            */
#define USBF_FRMNUM_CRCE_Msk              (0x4000UL)                /*!< USBF FRMNUM: CRCE (Bitfield-Mask: 0x01)               */
#define USBF_FRMNUM_OVRN_Pos              (15UL)                    /*!< USBF FRMNUM: OVRN (Bit 15)                            */
#define USBF_FRMNUM_OVRN_Msk              (0x8000UL)                /*!< USBF FRMNUM: OVRN (Bitfield-Mask: 0x01)               */
/* ========================================================  USBREQ  ========================================================= */
#define USBF_USBREQ_BMREQUESTTYPE_Pos     (0UL)                     /*!< USBF USBREQ: BMREQUESTTYPE (Bit 0)                    */
#define USBF_USBREQ_BMREQUESTTYPE_Msk     (0xffUL)                  /*!< USBF USBREQ: BMREQUESTTYPE (Bitfield-Mask: 0xff)      */
#define USBF_USBREQ_BREQUEST_Pos          (8UL)                     /*!< USBF USBREQ: BREQUEST (Bit 8)                         */
#define USBF_USBREQ_BREQUEST_Msk          (0xff00UL)                /*!< USBF USBREQ: BREQUEST (Bitfield-Mask: 0xff)           */
/* ========================================================  USBVAL  ========================================================= */
/* ========================================================  USBINDX  ======================================================== */
/* ========================================================  USBLENG  ======================================================== */
/* ========================================================  DCPCFG  ========================================================= */
#define USBF_DCPCFG_DIR_Pos               (4UL)                     /*!< USBF DCPCFG: DIR (Bit 4)                              */
#define USBF_DCPCFG_DIR_Msk               (0x10UL)                  /*!< USBF DCPCFG: DIR (Bitfield-Mask: 0x01)                */
#define USBF_DCPCFG_SHTNAK_Pos            (7UL)                     /*!< USBF DCPCFG: SHTNAK (Bit 7)                           */
#define USBF_DCPCFG_SHTNAK_Msk            (0x80UL)                  /*!< USBF DCPCFG: SHTNAK (Bitfield-Mask: 0x01)             */
/* ========================================================  DCPMAXP  ======================================================== */
#define USBF_DCPMAXP_MXPS_Pos             (0UL)                     /*!< USBF DCPMAXP: MXPS (Bit 0)                            */
#define USBF_DCPMAXP_MXPS_Msk             (0x7fUL)                  /*!< USBF DCPMAXP: MXPS (Bitfield-Mask: 0x7f)              */
#define USBF_DCPMAXP_DEVSEL_Pos           (12UL)                    /*!< USBF DCPMAXP: DEVSEL (Bit 12)                         */
#define USBF_DCPMAXP_DEVSEL_Msk           (0xf000UL)                /*!< USBF DCPMAXP: DEVSEL (Bitfield-Mask: 0x0f)            */
/* ========================================================  DCPCTR  ========================================================= */
#define USBF_DCPCTR_PID_Pos               (0UL)                     /*!< USBF DCPCTR: PID (Bit 0)                              */
#define USBF_DCPCTR_PID_Msk               (0x3UL)                   /*!< USBF DCPCTR: PID (Bitfield-Mask: 0x03)                */
#define USBF_DCPCTR_CCPL_Pos              (2UL)                     /*!< USBF DCPCTR: CCPL (Bit 2)                             */
#define USBF_DCPCTR_CCPL_Msk              (0x4UL)                   /*!< USBF DCPCTR: CCPL (Bitfield-Mask: 0x01)               */
#define USBF_DCPCTR_PBUSY_Pos             (5UL)                     /*!< USBF DCPCTR: PBUSY (Bit 5)                            */
#define USBF_DCPCTR_PBUSY_Msk             (0x20UL)                  /*!< USBF DCPCTR: PBUSY (Bitfield-Mask: 0x01)              */
#define USBF_DCPCTR_SQMON_Pos             (6UL)                     /*!< USBF DCPCTR: SQMON (Bit 6)                            */
#define USBF_DCPCTR_SQMON_Msk             (0x40UL)                  /*!< USBF DCPCTR: SQMON (Bitfield-Mask: 0x01)              */
#define USBF_DCPCTR_SQSET_Pos             (7UL)                     /*!< USBF DCPCTR: SQSET (Bit 7)                            */
#define USBF_DCPCTR_SQSET_Msk             (0x80UL)                  /*!< USBF DCPCTR: SQSET (Bitfield-Mask: 0x01)              */
#define USBF_DCPCTR_SQCLR_Pos             (8UL)                     /*!< USBF DCPCTR: SQCLR (Bit 8)                            */
#define USBF_DCPCTR_SQCLR_Msk             (0x100UL)                 /*!< USBF DCPCTR: SQCLR (Bitfield-Mask: 0x01)              */
#define USBF_DCPCTR_SUREQCLR_Pos          (11UL)                    /*!< USBF DCPCTR: SUREQCLR (Bit 11)                        */
#define USBF_DCPCTR_SUREQCLR_Msk          (0x800UL)                 /*!< USBF DCPCTR: SUREQCLR (Bitfield-Mask: 0x01)           */
#define USBF_DCPCTR_SUREQ_Pos             (14UL)                    /*!< USBF DCPCTR: SUREQ (Bit 14)                           */
#define USBF_DCPCTR_SUREQ_Msk             (0x4000UL)                /*!< USBF DCPCTR: SUREQ (Bitfield-Mask: 0x01)              */
#define USBF_DCPCTR_BSTS_Pos              (15UL)                    /*!< USBF DCPCTR: BSTS (Bit 15)                            */
#define USBF_DCPCTR_BSTS_Msk              (0x8000UL)                /*!< USBF DCPCTR: BSTS (Bitfield-Mask: 0x01)               */
/* ========================================================  PIPESEL  ======================================================== */
#define USBF_PIPESEL_PIPESEL_Pos          (0UL)                     /*!< USBF PIPESEL: PIPESEL (Bit 0)                         */
#define USBF_PIPESEL_PIPESEL_Msk          (0xfUL)                   /*!< USBF PIPESEL: PIPESEL (Bitfield-Mask: 0x0f)           */
/* ========================================================  PIPECFG  ======================================================== */
#define USBF_PIPECFG_EPNUM_Pos            (0UL)                     /*!< USBF PIPECFG: EPNUM (Bit 0)                           */
#define USBF_PIPECFG_EPNUM_Msk            (0xfUL)                   /*!< USBF PIPECFG: EPNUM (Bitfield-Mask: 0x0f)             */
#define USBF_PIPECFG_DIR_Pos              (4UL)                     /*!< USBF PIPECFG: DIR (Bit 4)                             */
#define USBF_PIPECFG_DIR_Msk              (0x10UL)                  /*!< USBF PIPECFG: DIR (Bitfield-Mask: 0x01)               */
#define USBF_PIPECFG_SHTNAK_Pos           (7UL)                     /*!< USBF PIPECFG: SHTNAK (Bit 7)                          */
#define USBF_PIPECFG_SHTNAK_Msk           (0x80UL)                  /*!< USBF PIPECFG: SHTNAK (Bitfield-Mask: 0x01)            */
#define USBF_PIPECFG_DBLB_Pos             (9UL)                     /*!< USBF PIPECFG: DBLB (Bit 9)                            */
#define USBF_PIPECFG_DBLB_Msk             (0x200UL)                 /*!< USBF PIPECFG: DBLB (Bitfield-Mask: 0x01)              */
#define USBF_PIPECFG_BFRE_Pos             (10UL)                    /*!< USBF PIPECFG: BFRE (Bit 10)                           */
#define USBF_PIPECFG_BFRE_Msk             (0x400UL)                 /*!< USBF PIPECFG: BFRE (Bitfield-Mask: 0x01)              */
#define USBF_PIPECFG_TYPE_Pos             (14UL)                    /*!< USBF PIPECFG: TYPE (Bit 14)                           */
#define USBF_PIPECFG_TYPE_Msk             (0xc000UL)                /*!< USBF PIPECFG: TYPE (Bitfield-Mask: 0x03)              */
/* =======================================================  PIPEMAXP  ======================================================== */
#define USBF_PIPEMAXP_MXPS_Pos            (0UL)                     /*!< USBF PIPEMAXP: MXPS (Bit 0)                           */
#define USBF_PIPEMAXP_MXPS_Msk            (0x1ffUL)                 /*!< USBF PIPEMAXP: MXPS (Bitfield-Mask: 0x1ff)            */
#define USBF_PIPEMAXP_DEVSEL_Pos          (12UL)                    /*!< USBF PIPEMAXP: DEVSEL (Bit 12)                        */
#define USBF_PIPEMAXP_DEVSEL_Msk          (0xf000UL)                /*!< USBF PIPEMAXP: DEVSEL (Bitfield-Mask: 0x0f)           */
/* =======================================================  PIPEPERI  ======================================================== */
#define USBF_PIPEPERI_IITV_Pos            (0UL)                     /*!< USBF PIPEPERI: IITV (Bit 0)                           */
#define USBF_PIPEPERI_IITV_Msk            (0x7UL)                   /*!< USBF PIPEPERI: IITV (Bitfield-Mask: 0x07)             */
#define USBF_PIPEPERI_IFIS_Pos            (12UL)                    /*!< USBF PIPEPERI: IFIS (Bit 12)                          */
#define USBF_PIPEPERI_IFIS_Msk            (0x1000UL)                /*!< USBF PIPEPERI: IFIS (Bitfield-Mask: 0x01)             */
/* =======================================================  PIPE1CTR  ======================================================== */
#define USBF_PIPE1CTR_PID_Pos             (0UL)                     /*!< USBF PIPE1CTR: PID (Bit 0)                            */
#define USBF_PIPE1CTR_PID_Msk             (0x3UL)                   /*!< USBF PIPE1CTR: PID (Bitfield-Mask: 0x03)              */
#define USBF_PIPE1CTR_PBUSY_Pos           (5UL)                     /*!< USBF PIPE1CTR: PBUSY (Bit 5)                          */
#define USBF_PIPE1CTR_PBUSY_Msk           (0x20UL)                  /*!< USBF PIPE1CTR: PBUSY (Bitfield-Mask: 0x01)            */
#define USBF_PIPE1CTR_SQMON_Pos           (6UL)                     /*!< USBF PIPE1CTR: SQMON (Bit 6)                          */
#define USBF_PIPE1CTR_SQMON_Msk           (0x40UL)                  /*!< USBF PIPE1CTR: SQMON (Bitfield-Mask: 0x01)            */
#define USBF_PIPE1CTR_SQSET_Pos           (7UL)                     /*!< USBF PIPE1CTR: SQSET (Bit 7)                          */
#define USBF_PIPE1CTR_SQSET_Msk           (0x80UL)                  /*!< USBF PIPE1CTR: SQSET (Bitfield-Mask: 0x01)            */
#define USBF_PIPE1CTR_SQCLR_Pos           (8UL)                     /*!< USBF PIPE1CTR: SQCLR (Bit 8)                          */
#define USBF_PIPE1CTR_SQCLR_Msk           (0x100UL)                 /*!< USBF PIPE1CTR: SQCLR (Bitfield-Mask: 0x01)            */
#define USBF_PIPE1CTR_ACLRM_Pos           (9UL)                     /*!< USBF PIPE1CTR: ACLRM (Bit 9)                          */
#define USBF_PIPE1CTR_ACLRM_Msk           (0x200UL)                 /*!< USBF PIPE1CTR: ACLRM (Bitfield-Mask: 0x01)            */
#define USBF_PIPE1CTR_ATREPM_Pos          (10UL)                    /*!< USBF PIPE1CTR: ATREPM (Bit 10)                        */
#define USBF_PIPE1CTR_ATREPM_Msk          (0x400UL)                 /*!< USBF PIPE1CTR: ATREPM (Bitfield-Mask: 0x01)           */
#define USBF_PIPE1CTR_INBUFM_Pos          (14UL)                    /*!< USBF PIPE1CTR: INBUFM (Bit 14)                        */
#define USBF_PIPE1CTR_INBUFM_Msk          (0x4000UL)                /*!< USBF PIPE1CTR: INBUFM (Bitfield-Mask: 0x01)           */
#define USBF_PIPE1CTR_BSTS_Pos            (15UL)                    /*!< USBF PIPE1CTR: BSTS (Bit 15)                          */
#define USBF_PIPE1CTR_BSTS_Msk            (0x8000UL)                /*!< USBF PIPE1CTR: BSTS (Bitfield-Mask: 0x01)             */
/* =======================================================  PIPE2CTR  ======================================================== */
#define USBF_PIPE2CTR_PID_Pos             (0UL)                     /*!< USBF PIPE2CTR: PID (Bit 0)                            */
#define USBF_PIPE2CTR_PID_Msk             (0x3UL)                   /*!< USBF PIPE2CTR: PID (Bitfield-Mask: 0x03)              */
#define USBF_PIPE2CTR_PBUSY_Pos           (5UL)                     /*!< USBF PIPE2CTR: PBUSY (Bit 5)                          */
#define USBF_PIPE2CTR_PBUSY_Msk           (0x20UL)                  /*!< USBF PIPE2CTR: PBUSY (Bitfield-Mask: 0x01)            */
#define USBF_PIPE2CTR_SQMON_Pos           (6UL)                     /*!< USBF PIPE2CTR: SQMON (Bit 6)                          */
#define USBF_PIPE2CTR_SQMON_Msk           (0x40UL)                  /*!< USBF PIPE2CTR: SQMON (Bitfield-Mask: 0x01)            */
#define USBF_PIPE2CTR_SQSET_Pos           (7UL)                     /*!< USBF PIPE2CTR: SQSET (Bit 7)                          */
#define USBF_PIPE2CTR_SQSET_Msk           (0x80UL)                  /*!< USBF PIPE2CTR: SQSET (Bitfield-Mask: 0x01)            */
#define USBF_PIPE2CTR_SQCLR_Pos           (8UL)                     /*!< USBF PIPE2CTR: SQCLR (Bit 8)                          */
#define USBF_PIPE2CTR_SQCLR_Msk           (0x100UL)                 /*!< USBF PIPE2CTR: SQCLR (Bitfield-Mask: 0x01)            */
#define USBF_PIPE2CTR_ACLRM_Pos           (9UL)                     /*!< USBF PIPE2CTR: ACLRM (Bit 9)                          */
#define USBF_PIPE2CTR_ACLRM_Msk           (0x200UL)                 /*!< USBF PIPE2CTR: ACLRM (Bitfield-Mask: 0x01)            */
#define USBF_PIPE2CTR_ATREPM_Pos          (10UL)                    /*!< USBF PIPE2CTR: ATREPM (Bit 10)                        */
#define USBF_PIPE2CTR_ATREPM_Msk          (0x400UL)                 /*!< USBF PIPE2CTR: ATREPM (Bitfield-Mask: 0x01)           */
#define USBF_PIPE2CTR_INBUFM_Pos          (14UL)                    /*!< USBF PIPE2CTR: INBUFM (Bit 14)                        */
#define USBF_PIPE2CTR_INBUFM_Msk          (0x4000UL)                /*!< USBF PIPE2CTR: INBUFM (Bitfield-Mask: 0x01)           */
#define USBF_PIPE2CTR_BSTS_Pos            (15UL)                    /*!< USBF PIPE2CTR: BSTS (Bit 15)                          */
#define USBF_PIPE2CTR_BSTS_Msk            (0x8000UL)                /*!< USBF PIPE2CTR: BSTS (Bitfield-Mask: 0x01)             */
/* =======================================================  PIPE3CTR  ======================================================== */
#define USBF_PIPE3CTR_PID_Pos             (0UL)                     /*!< USBF PIPE3CTR: PID (Bit 0)                            */
#define USBF_PIPE3CTR_PID_Msk             (0x3UL)                   /*!< USBF PIPE3CTR: PID (Bitfield-Mask: 0x03)              */
#define USBF_PIPE3CTR_PBUSY_Pos           (5UL)                     /*!< USBF PIPE3CTR: PBUSY (Bit 5)                          */
#define USBF_PIPE3CTR_PBUSY_Msk           (0x20UL)                  /*!< USBF PIPE3CTR: PBUSY (Bitfield-Mask: 0x01)            */
#define USBF_PIPE3CTR_SQMON_Pos           (6UL)                     /*!< USBF PIPE3CTR: SQMON (Bit 6)                          */
#define USBF_PIPE3CTR_SQMON_Msk           (0x40UL)                  /*!< USBF PIPE3CTR: SQMON (Bitfield-Mask: 0x01)            */
#define USBF_PIPE3CTR_SQSET_Pos           (7UL)                     /*!< USBF PIPE3CTR: SQSET (Bit 7)                          */
#define USBF_PIPE3CTR_SQSET_Msk           (0x80UL)                  /*!< USBF PIPE3CTR: SQSET (Bitfield-Mask: 0x01)            */
#define USBF_PIPE3CTR_SQCLR_Pos           (8UL)                     /*!< USBF PIPE3CTR: SQCLR (Bit 8)                          */
#define USBF_PIPE3CTR_SQCLR_Msk           (0x100UL)                 /*!< USBF PIPE3CTR: SQCLR (Bitfield-Mask: 0x01)            */
#define USBF_PIPE3CTR_ACLRM_Pos           (9UL)                     /*!< USBF PIPE3CTR: ACLRM (Bit 9)                          */
#define USBF_PIPE3CTR_ACLRM_Msk           (0x200UL)                 /*!< USBF PIPE3CTR: ACLRM (Bitfield-Mask: 0x01)            */
#define USBF_PIPE3CTR_ATREPM_Pos          (10UL)                    /*!< USBF PIPE3CTR: ATREPM (Bit 10)                        */
#define USBF_PIPE3CTR_ATREPM_Msk          (0x400UL)                 /*!< USBF PIPE3CTR: ATREPM (Bitfield-Mask: 0x01)           */
#define USBF_PIPE3CTR_INBUFM_Pos          (14UL)                    /*!< USBF PIPE3CTR: INBUFM (Bit 14)                        */
#define USBF_PIPE3CTR_INBUFM_Msk          (0x4000UL)                /*!< USBF PIPE3CTR: INBUFM (Bitfield-Mask: 0x01)           */
#define USBF_PIPE3CTR_BSTS_Pos            (15UL)                    /*!< USBF PIPE3CTR: BSTS (Bit 15)                          */
#define USBF_PIPE3CTR_BSTS_Msk            (0x8000UL)                /*!< USBF PIPE3CTR: BSTS (Bitfield-Mask: 0x01)             */
/* =======================================================  PIPE4CTR  ======================================================== */
#define USBF_PIPE4CTR_PID_Pos             (0UL)                     /*!< USBF PIPE4CTR: PID (Bit 0)                            */
#define USBF_PIPE4CTR_PID_Msk             (0x3UL)                   /*!< USBF PIPE4CTR: PID (Bitfield-Mask: 0x03)              */
#define USBF_PIPE4CTR_PBUSY_Pos           (5UL)                     /*!< USBF PIPE4CTR: PBUSY (Bit 5)                          */
#define USBF_PIPE4CTR_PBUSY_Msk           (0x20UL)                  /*!< USBF PIPE4CTR: PBUSY (Bitfield-Mask: 0x01)            */
#define USBF_PIPE4CTR_SQMON_Pos           (6UL)                     /*!< USBF PIPE4CTR: SQMON (Bit 6)                          */
#define USBF_PIPE4CTR_SQMON_Msk           (0x40UL)                  /*!< USBF PIPE4CTR: SQMON (Bitfield-Mask: 0x01)            */
#define USBF_PIPE4CTR_SQSET_Pos           (7UL)                     /*!< USBF PIPE4CTR: SQSET (Bit 7)                          */
#define USBF_PIPE4CTR_SQSET_Msk           (0x80UL)                  /*!< USBF PIPE4CTR: SQSET (Bitfield-Mask: 0x01)            */
#define USBF_PIPE4CTR_SQCLR_Pos           (8UL)                     /*!< USBF PIPE4CTR: SQCLR (Bit 8)                          */
#define USBF_PIPE4CTR_SQCLR_Msk           (0x100UL)                 /*!< USBF PIPE4CTR: SQCLR (Bitfield-Mask: 0x01)            */
#define USBF_PIPE4CTR_ACLRM_Pos           (9UL)                     /*!< USBF PIPE4CTR: ACLRM (Bit 9)                          */
#define USBF_PIPE4CTR_ACLRM_Msk           (0x200UL)                 /*!< USBF PIPE4CTR: ACLRM (Bitfield-Mask: 0x01)            */
#define USBF_PIPE4CTR_ATREPM_Pos          (10UL)                    /*!< USBF PIPE4CTR: ATREPM (Bit 10)                        */
#define USBF_PIPE4CTR_ATREPM_Msk          (0x400UL)                 /*!< USBF PIPE4CTR: ATREPM (Bitfield-Mask: 0x01)           */
#define USBF_PIPE4CTR_INBUFM_Pos          (14UL)                    /*!< USBF PIPE4CTR: INBUFM (Bit 14)                        */
#define USBF_PIPE4CTR_INBUFM_Msk          (0x4000UL)                /*!< USBF PIPE4CTR: INBUFM (Bitfield-Mask: 0x01)           */
#define USBF_PIPE4CTR_BSTS_Pos            (15UL)                    /*!< USBF PIPE4CTR: BSTS (Bit 15)                          */
#define USBF_PIPE4CTR_BSTS_Msk            (0x8000UL)                /*!< USBF PIPE4CTR: BSTS (Bitfield-Mask: 0x01)             */
/* =======================================================  PIPE5CTR  ======================================================== */
#define USBF_PIPE5CTR_PID_Pos             (0UL)                     /*!< USBF PIPE5CTR: PID (Bit 0)                            */
#define USBF_PIPE5CTR_PID_Msk             (0x3UL)                   /*!< USBF PIPE5CTR: PID (Bitfield-Mask: 0x03)              */
#define USBF_PIPE5CTR_PBUSY_Pos           (5UL)                     /*!< USBF PIPE5CTR: PBUSY (Bit 5)                          */
#define USBF_PIPE5CTR_PBUSY_Msk           (0x20UL)                  /*!< USBF PIPE5CTR: PBUSY (Bitfield-Mask: 0x01)            */
#define USBF_PIPE5CTR_SQMON_Pos           (6UL)                     /*!< USBF PIPE5CTR: SQMON (Bit 6)                          */
#define USBF_PIPE5CTR_SQMON_Msk           (0x40UL)                  /*!< USBF PIPE5CTR: SQMON (Bitfield-Mask: 0x01)            */
#define USBF_PIPE5CTR_SQSET_Pos           (7UL)                     /*!< USBF PIPE5CTR: SQSET (Bit 7)                          */
#define USBF_PIPE5CTR_SQSET_Msk           (0x80UL)                  /*!< USBF PIPE5CTR: SQSET (Bitfield-Mask: 0x01)            */
#define USBF_PIPE5CTR_SQCLR_Pos           (8UL)                     /*!< USBF PIPE5CTR: SQCLR (Bit 8)                          */
#define USBF_PIPE5CTR_SQCLR_Msk           (0x100UL)                 /*!< USBF PIPE5CTR: SQCLR (Bitfield-Mask: 0x01)            */
#define USBF_PIPE5CTR_ACLRM_Pos           (9UL)                     /*!< USBF PIPE5CTR: ACLRM (Bit 9)                          */
#define USBF_PIPE5CTR_ACLRM_Msk           (0x200UL)                 /*!< USBF PIPE5CTR: ACLRM (Bitfield-Mask: 0x01)            */
#define USBF_PIPE5CTR_ATREPM_Pos          (10UL)                    /*!< USBF PIPE5CTR: ATREPM (Bit 10)                        */
#define USBF_PIPE5CTR_ATREPM_Msk          (0x400UL)                 /*!< USBF PIPE5CTR: ATREPM (Bitfield-Mask: 0x01)           */
#define USBF_PIPE5CTR_INBUFM_Pos          (14UL)                    /*!< USBF PIPE5CTR: INBUFM (Bit 14)                        */
#define USBF_PIPE5CTR_INBUFM_Msk          (0x4000UL)                /*!< USBF PIPE5CTR: INBUFM (Bitfield-Mask: 0x01)           */
#define USBF_PIPE5CTR_BSTS_Pos            (15UL)                    /*!< USBF PIPE5CTR: BSTS (Bit 15)                          */
#define USBF_PIPE5CTR_BSTS_Msk            (0x8000UL)                /*!< USBF PIPE5CTR: BSTS (Bitfield-Mask: 0x01)             */
/* =======================================================  PIPE6CTR  ======================================================== */
#define USBF_PIPE6CTR_PID_Pos             (0UL)                     /*!< USBF PIPE6CTR: PID (Bit 0)                            */
#define USBF_PIPE6CTR_PID_Msk             (0x3UL)                   /*!< USBF PIPE6CTR: PID (Bitfield-Mask: 0x03)              */
#define USBF_PIPE6CTR_PBUSY_Pos           (5UL)                     /*!< USBF PIPE6CTR: PBUSY (Bit 5)                          */
#define USBF_PIPE6CTR_PBUSY_Msk           (0x20UL)                  /*!< USBF PIPE6CTR: PBUSY (Bitfield-Mask: 0x01)            */
#define USBF_PIPE6CTR_SQMON_Pos           (6UL)                     /*!< USBF PIPE6CTR: SQMON (Bit 6)                          */
#define USBF_PIPE6CTR_SQMON_Msk           (0x40UL)                  /*!< USBF PIPE6CTR: SQMON (Bitfield-Mask: 0x01)            */
#define USBF_PIPE6CTR_SQSET_Pos           (7UL)                     /*!< USBF PIPE6CTR: SQSET (Bit 7)                          */
#define USBF_PIPE6CTR_SQSET_Msk           (0x80UL)                  /*!< USBF PIPE6CTR: SQSET (Bitfield-Mask: 0x01)            */
#define USBF_PIPE6CTR_SQCLR_Pos           (8UL)                     /*!< USBF PIPE6CTR: SQCLR (Bit 8)                          */
#define USBF_PIPE6CTR_SQCLR_Msk           (0x100UL)                 /*!< USBF PIPE6CTR: SQCLR (Bitfield-Mask: 0x01)            */
#define USBF_PIPE6CTR_ACLRM_Pos           (9UL)                     /*!< USBF PIPE6CTR: ACLRM (Bit 9)                          */
#define USBF_PIPE6CTR_ACLRM_Msk           (0x200UL)                 /*!< USBF PIPE6CTR: ACLRM (Bitfield-Mask: 0x01)            */
#define USBF_PIPE6CTR_BSTS_Pos            (15UL)                    /*!< USBF PIPE6CTR: BSTS (Bit 15)                          */
#define USBF_PIPE6CTR_BSTS_Msk            (0x8000UL)                /*!< USBF PIPE6CTR: BSTS (Bitfield-Mask: 0x01)             */
/* =======================================================  PIPE7CTR  ======================================================== */
#define USBF_PIPE7CTR_PID_Pos             (0UL)                     /*!< USBF PIPE7CTR: PID (Bit 0)                            */
#define USBF_PIPE7CTR_PID_Msk             (0x3UL)                   /*!< USBF PIPE7CTR: PID (Bitfield-Mask: 0x03)              */
#define USBF_PIPE7CTR_PBUSY_Pos           (5UL)                     /*!< USBF PIPE7CTR: PBUSY (Bit 5)                          */
#define USBF_PIPE7CTR_PBUSY_Msk           (0x20UL)                  /*!< USBF PIPE7CTR: PBUSY (Bitfield-Mask: 0x01)            */
#define USBF_PIPE7CTR_SQMON_Pos           (6UL)                     /*!< USBF PIPE7CTR: SQMON (Bit 6)                          */
#define USBF_PIPE7CTR_SQMON_Msk           (0x40UL)                  /*!< USBF PIPE7CTR: SQMON (Bitfield-Mask: 0x01)            */
#define USBF_PIPE7CTR_SQSET_Pos           (7UL)                     /*!< USBF PIPE7CTR: SQSET (Bit 7)                          */
#define USBF_PIPE7CTR_SQSET_Msk           (0x80UL)                  /*!< USBF PIPE7CTR: SQSET (Bitfield-Mask: 0x01)            */
#define USBF_PIPE7CTR_SQCLR_Pos           (8UL)                     /*!< USBF PIPE7CTR: SQCLR (Bit 8)                          */
#define USBF_PIPE7CTR_SQCLR_Msk           (0x100UL)                 /*!< USBF PIPE7CTR: SQCLR (Bitfield-Mask: 0x01)            */
#define USBF_PIPE7CTR_ACLRM_Pos           (9UL)                     /*!< USBF PIPE7CTR: ACLRM (Bit 9)                          */
#define USBF_PIPE7CTR_ACLRM_Msk           (0x200UL)                 /*!< USBF PIPE7CTR: ACLRM (Bitfield-Mask: 0x01)            */
#define USBF_PIPE7CTR_BSTS_Pos            (15UL)                    /*!< USBF PIPE7CTR: BSTS (Bit 15)                          */
#define USBF_PIPE7CTR_BSTS_Msk            (0x8000UL)                /*!< USBF PIPE7CTR: BSTS (Bitfield-Mask: 0x01)             */
/* =======================================================  PIPE8CTR  ======================================================== */
#define USBF_PIPE8CTR_PID_Pos             (0UL)                     /*!< USBF PIPE8CTR: PID (Bit 0)                            */
#define USBF_PIPE8CTR_PID_Msk             (0x3UL)                   /*!< USBF PIPE8CTR: PID (Bitfield-Mask: 0x03)              */
#define USBF_PIPE8CTR_PBUSY_Pos           (5UL)                     /*!< USBF PIPE8CTR: PBUSY (Bit 5)                          */
#define USBF_PIPE8CTR_PBUSY_Msk           (0x20UL)                  /*!< USBF PIPE8CTR: PBUSY (Bitfield-Mask: 0x01)            */
#define USBF_PIPE8CTR_SQMON_Pos           (6UL)                     /*!< USBF PIPE8CTR: SQMON (Bit 6)                          */
#define USBF_PIPE8CTR_SQMON_Msk           (0x40UL)                  /*!< USBF PIPE8CTR: SQMON (Bitfield-Mask: 0x01)            */
#define USBF_PIPE8CTR_SQSET_Pos           (7UL)                     /*!< USBF PIPE8CTR: SQSET (Bit 7)                          */
#define USBF_PIPE8CTR_SQSET_Msk           (0x80UL)                  /*!< USBF PIPE8CTR: SQSET (Bitfield-Mask: 0x01)            */
#define USBF_PIPE8CTR_SQCLR_Pos           (8UL)                     /*!< USBF PIPE8CTR: SQCLR (Bit 8)                          */
#define USBF_PIPE8CTR_SQCLR_Msk           (0x100UL)                 /*!< USBF PIPE8CTR: SQCLR (Bitfield-Mask: 0x01)            */
#define USBF_PIPE8CTR_ACLRM_Pos           (9UL)                     /*!< USBF PIPE8CTR: ACLRM (Bit 9)                          */
#define USBF_PIPE8CTR_ACLRM_Msk           (0x200UL)                 /*!< USBF PIPE8CTR: ACLRM (Bitfield-Mask: 0x01)            */
#define USBF_PIPE8CTR_BSTS_Pos            (15UL)                    /*!< USBF PIPE8CTR: BSTS (Bit 15)                          */
#define USBF_PIPE8CTR_BSTS_Msk            (0x8000UL)                /*!< USBF PIPE8CTR: BSTS (Bitfield-Mask: 0x01)             */
/* =======================================================  PIPE9CTR  ======================================================== */
#define USBF_PIPE9CTR_PID_Pos             (0UL)                     /*!< USBF PIPE9CTR: PID (Bit 0)                            */
#define USBF_PIPE9CTR_PID_Msk             (0x3UL)                   /*!< USBF PIPE9CTR: PID (Bitfield-Mask: 0x03)              */
#define USBF_PIPE9CTR_PBUSY_Pos           (5UL)                     /*!< USBF PIPE9CTR: PBUSY (Bit 5)                          */
#define USBF_PIPE9CTR_PBUSY_Msk           (0x20UL)                  /*!< USBF PIPE9CTR: PBUSY (Bitfield-Mask: 0x01)            */
#define USBF_PIPE9CTR_SQMON_Pos           (6UL)                     /*!< USBF PIPE9CTR: SQMON (Bit 6)                          */
#define USBF_PIPE9CTR_SQMON_Msk           (0x40UL)                  /*!< USBF PIPE9CTR: SQMON (Bitfield-Mask: 0x01)            */
#define USBF_PIPE9CTR_SQSET_Pos           (7UL)                     /*!< USBF PIPE9CTR: SQSET (Bit 7)                          */
#define USBF_PIPE9CTR_SQSET_Msk           (0x80UL)                  /*!< USBF PIPE9CTR: SQSET (Bitfield-Mask: 0x01)            */
#define USBF_PIPE9CTR_SQCLR_Pos           (8UL)                     /*!< USBF PIPE9CTR: SQCLR (Bit 8)                          */
#define USBF_PIPE9CTR_SQCLR_Msk           (0x100UL)                 /*!< USBF PIPE9CTR: SQCLR (Bitfield-Mask: 0x01)            */
#define USBF_PIPE9CTR_ACLRM_Pos           (9UL)                     /*!< USBF PIPE9CTR: ACLRM (Bit 9)                          */
#define USBF_PIPE9CTR_ACLRM_Msk           (0x200UL)                 /*!< USBF PIPE9CTR: ACLRM (Bitfield-Mask: 0x01)            */
#define USBF_PIPE9CTR_BSTS_Pos            (15UL)                    /*!< USBF PIPE9CTR: BSTS (Bit 15)                          */
#define USBF_PIPE9CTR_BSTS_Msk            (0x8000UL)                /*!< USBF PIPE9CTR: BSTS (Bitfield-Mask: 0x01)             */
/* ========================================================  PIPETRE  ======================================================== */
#define USBF_PIPETRE_TRCLR_Pos            (8UL)                     /*!< USBF PIPETRE: TRCLR (Bit 8)                           */
#define USBF_PIPETRE_TRCLR_Msk            (0x100UL)                 /*!< USBF PIPETRE: TRCLR (Bitfield-Mask: 0x01)             */
#define USBF_PIPETRE_TRENB_Pos            (9UL)                     /*!< USBF PIPETRE: TRENB (Bit 9)                           */
#define USBF_PIPETRE_TRENB_Msk            (0x200UL)                 /*!< USBF PIPETRE: TRENB (Bitfield-Mask: 0x01)             */
/* ========================================================  PIPETRN  ======================================================== */
/* ========================================================  DEVADDn  ======================================================== */
#define USBF_DEVADDn_USBSPD_Pos           (6UL)                     /*!< USBF DEVADDn: USBSPD (Bit 6)                          */
#define USBF_DEVADDn_USBSPD_Msk           (0xc0UL)                  /*!< USBF DEVADDn: USBSPD (Bitfield-Mask: 0x03)            */
/* =========================================================  USBMC  ========================================================= */
#define USBF_USBMC_VDDUSBE_Pos            (0UL)                     /*!< USBF USBMC: VDDUSBE (Bit 0)                           */
#define USBF_USBMC_VDDUSBE_Msk            (0x1UL)                   /*!< USBF USBMC: VDDUSBE (Bitfield-Mask: 0x01)             */
#define USBF_USBMC_VDCEN_Pos              (7UL)                     /*!< USBF USBMC: VDCEN (Bit 7)                             */
#define USBF_USBMC_VDCEN_Msk              (0x80UL)                  /*!< USBF USBMC: VDCEN (Bitfield-Mask: 0x01)               */
/* =======================================================  USBBCCTRL  ======================================================= */
#define USBF_USBBCCTRL_RPDME0_Pos         (0UL)                     /*!< USBF USBBCCTRL: RPDME0 (Bit 0)                        */
#define USBF_USBBCCTRL_RPDME0_Msk         (0x1UL)                   /*!< USBF USBBCCTRL: RPDME0 (Bitfield-Mask: 0x01)          */
#define USBF_USBBCCTRL_IDPSRCE0_Pos       (1UL)                     /*!< USBF USBBCCTRL: IDPSRCE0 (Bit 1)                      */
#define USBF_USBBCCTRL_IDPSRCE0_Msk       (0x2UL)                   /*!< USBF USBBCCTRL: IDPSRCE0 (Bitfield-Mask: 0x01)        */
#define USBF_USBBCCTRL_IDMSINKE0_Pos      (2UL)                     /*!< USBF USBBCCTRL: IDMSINKE0 (Bit 2)                     */
#define USBF_USBBCCTRL_IDMSINKE0_Msk      (0x4UL)                   /*!< USBF USBBCCTRL: IDMSINKE0 (Bitfield-Mask: 0x01)       */
#define USBF_USBBCCTRL_VDPSRCE0_Pos       (3UL)                     /*!< USBF USBBCCTRL: VDPSRCE0 (Bit 3)                      */
#define USBF_USBBCCTRL_VDPSRCE0_Msk       (0x8UL)                   /*!< USBF USBBCCTRL: VDPSRCE0 (Bitfield-Mask: 0x01)        */
#define USBF_USBBCCTRL_IDPSINKE0_Pos      (4UL)                     /*!< USBF USBBCCTRL: IDPSINKE0 (Bit 4)                     */
#define USBF_USBBCCTRL_IDPSINKE0_Msk      (0x10UL)                  /*!< USBF USBBCCTRL: IDPSINKE0 (Bitfield-Mask: 0x01)       */
#define USBF_USBBCCTRL_VDMSRCE0_Pos       (5UL)                     /*!< USBF USBBCCTRL: VDMSRCE0 (Bit 5)                      */
#define USBF_USBBCCTRL_VDMSRCE0_Msk       (0x20UL)                  /*!< USBF USBBCCTRL: VDMSRCE0 (Bitfield-Mask: 0x01)        */
#define USBF_USBBCCTRL_BATCHGE0_Pos       (7UL)                     /*!< USBF USBBCCTRL: BATCHGE0 (Bit 7)                      */
#define USBF_USBBCCTRL_BATCHGE0_Msk       (0x80UL)                  /*!< USBF USBBCCTRL: BATCHGE0 (Bitfield-Mask: 0x01)        */
#define USBF_USBBCCTRL_CHGDETSTS0_Pos     (8UL)                     /*!< USBF USBBCCTRL: CHGDETSTS0 (Bit 8)                    */
#define USBF_USBBCCTRL_CHGDETSTS0_Msk     (0x100UL)                 /*!< USBF USBBCCTRL: CHGDETSTS0 (Bitfield-Mask: 0x01)      */
#define USBF_USBBCCTRL_PDDETSTS0_Pos      (9UL)                     /*!< USBF USBBCCTRL: PDDETSTS0 (Bit 9)                     */
#define USBF_USBBCCTRL_PDDETSTS0_Msk      (0x200UL)                 /*!< USBF USBBCCTRL: PDDETSTS0 (Bitfield-Mask: 0x01)       */


/* =========================================================================================================================== */
/* ================                                            DBG                                            ================ */
/* =========================================================================================================================== */

/* ========================================================  DBGSTR  ========================================================= */
#define DBG_DBGSTR_CDBGPWRUPACK_Pos       (29UL)                    /*!< DBG DBGSTR: CDBGPWRUPACK (Bit 29)                     */
#define DBG_DBGSTR_CDBGPWRUPACK_Msk       (0x20000000UL)            /*!< DBG DBGSTR: CDBGPWRUPACK (Bitfield-Mask: 0x01)        */
#define DBG_DBGSTR_CDBGPWRUPREQ_Pos       (28UL)                    /*!< DBG DBGSTR: CDBGPWRUPREQ (Bit 28)                     */
#define DBG_DBGSTR_CDBGPWRUPREQ_Msk       (0x10000000UL)            /*!< DBG DBGSTR: CDBGPWRUPREQ (Bitfield-Mask: 0x01)        */
/* =======================================================  DBGSTOPCR  ======================================================= */
#define DBG_DBGSTOPCR_SWDIS_Pos           (24UL)                    /*!< DBG DBGSTOPCR: SWDIS (Bit 24)                         */
#define DBG_DBGSTOPCR_SWDIS_Msk           (0x1000000UL)             /*!< DBG DBGSTOPCR: SWDIS (Bitfield-Mask: 0x01)            */
#define DBG_DBGSTOPCR_RPERMSK_Pos         (16UL)                    /*!< DBG DBGSTOPCR: RPERMSK (Bit 16)                       */
#define DBG_DBGSTOPCR_RPERMSK_Msk         (0x10000UL)               /*!< DBG DBGSTOPCR: RPERMSK (Bitfield-Mask: 0x01)          */
#define DBG_DBGSTOPCR_RESMSK_Pos          (2UL)                     /*!< DBG DBGSTOPCR: RESMSK (Bit 2)                         */
#define DBG_DBGSTOPCR_RESMSK_Msk          (0x4UL)                   /*!< DBG DBGSTOPCR: RESMSK (Bitfield-Mask: 0x01)           */
#define DBG_DBGSTOPCR_FRZEN1_Pos          (1UL)                     /*!< DBG DBGSTOPCR: FRZEN1 (Bit 1)                         */
#define DBG_DBGSTOPCR_FRZEN1_Msk          (0x2UL)                   /*!< DBG DBGSTOPCR: FRZEN1 (Bitfield-Mask: 0x01)           */
#define DBG_DBGSTOPCR_FRZEN0_Pos          (0UL)                     /*!< DBG DBGSTOPCR: FRZEN0 (Bit 0)                         */
#define DBG_DBGSTOPCR_FRZEN0_Msk          (0x1UL)                   /*!< DBG DBGSTOPCR: FRZEN0 (Bitfield-Mask: 0x01)           */


/* =========================================================================================================================== */
/* ================                                            BGR                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  VBG85  ========================================================= */
/* =========================================================  VBG25  ========================================================= */


/* =========================================================================================================================== */
/* ================                                            TSN                                            ================ */
/* =========================================================================================================================== */

/* =========================================================  TSN85  ========================================================= */
/* =========================================================  TSN25  ========================================================= */


/* =========================================================================================================================== */
/* ================                                            UID                                            ================ */
/* =========================================================================================================================== */

/* ==========================================================  UID  ========================================================== */

/** @} */ /* End of group PosMask_peripherals */


#ifdef __cplusplus
}
#endif

#endif /* BAT32G157_H */


/** @} */ /* End of group BAT32G157 */

/** @} */ /* End of group Cmsemicon */
